Test Pattern Generator for Delay Faults

• Autorzy: Rudnicki T. , Hławiczka A.
• Języki publikacji: EN

Abstrakty

EN

One of the recently proposed solutions to the problem generation of test pairs' patterns to target delay faults is a Multiple Input Signature Register (MISR). The paper proposes a method to minimize control words and to modify the operation diagram of the Test Pattern Generator (TPG) aiming at achieving acceptable test times while ensuring a very high coverage of Path Delay Faults (PDF). Experimental results are presented, in which the method of test pairs for benchmarks of the International Symposium on Circuits and Systems in 1989 (ISCAS'89) has been employed [6]. Benchmarks presented in ISCAS'89 are sequential circuits. These results confirm a high effectiveness of this method compared to other solutions.

PL

Rejestr MISR pobudzany słowami odczytywanymi z pamieci ROM jest jednym z ostatnio oferowanych rozwiazan problemu generacji par testowych dla sciekowych uszkodzen opóznieniowych. W niniejszej pracy przedstawiono koncepcje zmniejszania liczby słów programujacych oraz takiej modyfikacji grafu pracy generatora par testowych, która pozwala na uzyskanie akceptowalnego czasu testowania przy stosunkowo wysokim współczynniku pokrycia sciekowych uszkodzen opóznieniowych. W pracy przedstawiono rezultaty eksperymentów, w których wygenerowano opracowana metoda pary testów dla benchmarków przedstawionych na konferencji ISCAS’89 [6]. Benchmarki przedstawione na tej konferencji sa układami sekwencyjnymi. Rezultaty te potwierdzaja znaczna skutecznosc metod w porównaniu z innymi rozwiazaniami z rónych zródeł, udostepnianie informacji uytkownikom za posrednictwem kanałów mobilnych i standardowych łaczy telekomunikacyjnych, itp.

Słowa kluczowe

EN

delay faults; test pairs; MISR; ROM; TPG

• Wydawca: Instytut Informatyki Teoretycznej i Stosowanej Polskiej Akademii Nauk
• Czasopismo: Theoretical and Applied Informatics
• Rocznik: 2007
• Tom: Vol. 19, No. 1
• Strony: 19--36
• Opis fizyczny: Bibliogr. 6 poz., rys., tab.

Twórcy

autor

Rudnicki T.

autor

Hławiczka A.

• Institute of Electronics Silesian University of Technology, Poland

Bibliografia

• [1] Furuya K., McCluskey E.J., Two-Pattern Test Capabilities of Autonomous TPG Circuits, Proceedings of IEEE International Test Conference, October 1991, pp. 704-711.
• [2] Keim M., Polian I., H. Hengster H., B. Becker B., A scalable BIST architecture for delay faults, Proceedings of European Test Workshop, 1999, pp. 98-103.
• [3] Polian I., Becker B., Configuring MISR-Based Two-Pattern BIST Using Boolean Satisfiability, Proceedings of Int'l Workshop on DDECS, 2003, pp. 73-80.
• [4] Hławiczka A., Linear Registers – Analysis, Synthesis, and Applications in Digital Circuits Testing, Zeszyty Naukowe Politechniki Slaskiej Nr 1370, Elektronika, Zeszyt 9, Gliwice 1997.
• [5] Hławiczka A., Parallel Signature Analysis Using Hybrid Design of Their Linear Feedbacks, IEEE Trans. On Computers, vol. 41, No 12, December 1992, pp. 1562-1571.
• [6] Cheng and S. Davidson W.-T., Sequential circuit test generator benchmark results, Proceedings of International Symposium on Circuits and Systems, 1989, pp. 1938-1941.