Functional and dependable testing of identical digital structures on wafer

• Autorzy: Gamża W. , Hławiczka A. , Kopeć M.
• Języki publikacji: EN

Abstrakty

EN

In this paper we present a method of functional testing of N identical digital structures on a wafer, which allows an increase in production yield. In order to decrease the number of measure points the IEEE1149.1 architecture was implemented in every structure. The use of a build-in self-tester with test-per-clock testing equipped with a specially modified MISR-NOT compactor allowed a test time reduction and the achievement of dynamical, reliable testing. The modification of the IEEE 1149.1 architecture presented in this paper enables to fully exploit the features of the MISR-NOT register. Moreover the testing scheme of a single structure as well as scheme of a testing of all N structures on a wafer is presented.

PL

W pracy przedstawiono metodę dynamicznego funkcjonalnego testowania N identycznych struktur cyfrowych na płytce krzemowej umożliwiającą zwiększenie uzysku produkcyjnego. W celu zmniejszenia liczby ostrzy pomiarowych wprowadzono do każdej struktury sprzęg IEEE 1149.1. Dynamiczne, wiarygodne oraz skrócone testowanie uzyskano dzięki wprowadzeniu do każdej struktury testera wewnątrz układowego umożliwiającego testowanie typu "test-per-clok" i wyposażonego w specjalny kompaktor w postaci rejestru MISR-NOT. W pracy zaproponowano modyfikacje sprzętowe sprzęgu IEEE 1149.1 umożliwiające efektywne wykorzystanie właściwości rejestru MISR-NOT pozwalających na jego wiarygodne testowanie. Ponadto opisano scenariusz testowania pojedynczej struktury cyfrowej oraz plan testowania wszystkich N struktur cyfrowych N struktur na płytce krzemowej. Pracę zakończono wnioskami.

Słowa kluczowe

EN

testing; digital structure; IEEE 1149.1; self-testing; compactor

• Wydawca: Instytut Informatyki Teoretycznej i Stosowanej Polskiej Akademii Nauk
• Czasopismo: Archiwum Informatyki Teoretycznej i Stosowanej
• Rocznik: 2002
• Tom: T. 14, z. 3
• Strony: 203--217
• Opis fizyczny: Bibliogr. 8 poz., rys.

Twórcy

autor

Gamża W.

• Silesian Technical University, Department of Electronics, ul. Akademicka 16, 44-101 Gliwice

autor

Hławiczka A.

• Silesian Technical University, Department of Electronics, ul. Akademicka 16, 44-101 Gliwice

autor

Kopeć M.

• Silesian Technical University, Department of Electronics, ul. Akademicka 16, 44-101 Gliwice

Bibliografia

• [1] A. Hławiczka, M. Kopeć, "Dependable Testing of Compactor MISR: an Imperceptible Problem?", Proc. of European Test Workshop ETW’02 (IEEE Computer Society Press).
• [2] O. Novak, A, Hławiczka et al.: “Low Hardware Overhead Deterministic Logic HIST with Zero- Aliasing Compactor", proc of IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop, Gyor, April. 2001, p. 29-35.
• [3] Agrawal V.. Kime Ch.R., and Saluja K.K.: "A Tutorial on Built-In Self-Test - Part 2: Applications". IEEE Design and Test of Computers. June 1993, p. 69-77.
• [4] Landis D.L: "A Test Methodology for Wafer Scale Systems". IEEE Trans. On CAD. vol.11. No I January 1992, p.76-82
• [5] Sasidhar K.. Chatterjee A., Zorian Y.: “Boundary Scan-Based Relay Wave Propagation Test of Arrays of Identical Structures". IEEE Trans. On Computers, vol.50. No 10, October 2001, p. 1007- 1019.
• [6] Hlawiczka A, et all: „Latwo testowalne układy i pakiety cyfrowe- projektowanie i testowanie", WNT, Warszawa, 1993.
• [7] Anon., "IEEE Standard Test Access Port and Boundary-Scait Architecture". IEEE Std. 1149.la- 1993
• [8] K. Gucwa: “Zero aliasing linear compactors for BIST”. A dissertation submitted to the Dep. of Automatic Control, Electronics and Computer Science of Silesian University of Technology, Gliwice, Poland, 2000.