Moduł wydajnego przetwarzania sygnałów dedykowany dla systemu wbudowanego opartego na układzie FPGA

• Autorzy: Jamro E. , Wielgosz M. , Cioch W. , Bieniasz S.

Warianty tytułu

EN

Dedicated module for digital signal processing and FPGA-based embedded system

• Języki publikacji: PL

Abstrakty

PL

W niniejszym artykule opisano dedykowany moduł akceleracji obliczeń filtracji FIR (filtrów o skończonej odpowiedzi impulsowej) o nazwie xsp_calc. Moduł ten jest kompatybilny ze środowiskiem EDK (Embedded Development Kit) firmy Xilinx oraz magistralą PLB (Processor Local Bus). Na magistrali PLB niniejszy moduł jest urządzeniem typu master, oraz może wykonywać 8 operacji MACs (dodaj i akumuluj) na takt zegara. Dodatkowo moduł ten może obliczać wartość maksymalną, minimalną, średnią oraz skuteczną sygnału.

EN

In this paper a dedicated module compatible with PLB (Processor Local Bus) and EDK (Embeddded Development Kit) provided by Xilinx is described. This module accelerates FIR (Finite Impulse Response) operations as well as average value and RMS (Root Mean Square) calculations. This module was employed in Programmable Unit for Diagnostics (PUD) [4, 5] and for Procedure of Linear Decimation (PLD) [6, 7]. For PLD the decimation ratio depends on the rotary machinery angular speed, and thus number of FIR filter nodes changes from 20 to 2000. Consequently, no standard FIR filter architecture for FPGA can be efficiently employed. Furthermore, the dedicated module presented in Fig. 2 was designed. This module is a master on PLB bus therefore it can perform input/output data transfer independently of the processor MicroBlaze. The processor just initialize calculation process by writing proper data to the selected control registers. This module can perform up to 8 MACs (Multiply and Acumulate) operations per clock cycle, sufficiently for the presented system and comparable with the computation power of a DSP (Digital Signal Processor). The implementation results presented in Tab. 1 illustrate that the presented module requires roughly twice the resources of the MicroBlaze and can speed up FIR calculation process roughly 20 times in comparison to the MicroBlaze.

Słowa kluczowe

PL

FPGA; systemy wbudowane; Procedura Liniowej Decymacji (PLD)

EN

FPGA; embedded system; Procedure of Linear Decimation (PLD)

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2012
• Tom: R. 58, nr 7
• Strony: 629--631
• Opis fizyczny: bibliogr. 10 poz., rys., tab., wzory

Twórcy

autor

Jamro E.

autor

Wielgosz M.

autor

Cioch W.

autor

Bieniasz S.

• AGH, Katedra Elektroniki, Al. Mickiewicza 30, 30-059 Kraków,

Bibliografia

• [1] Xilinx Inc.: 7 Series FPGA overview, DS180 (v1. 8) Sep. 13, 2011.
• [2] Xilinx Inc.: IP LogiCORE FIR Compiler v5.0, DS534 March 1, 2011.
• [3] Jamro E: Parameterised automated generation of convolvers implemented in FPGAs, Ph.D. Thesis, AGH University of Science and Technology, Kraków, Poland, June 2001.
• [4] Wielgosz M., Jamro E., Cioch W., Bieniasz S.: System wbudowany oparty na procesorze ARM oraz układzie FPGA, PAK 2011 nr 08, s. 877-879.
• [5] Jamro E., Wielgosz M., Bieniasz S., Cioch W.: FPGA – ARM Heterogeneous System for High Speed Signal Analysis, Solid State Phenomena Vol. 180 (2012) pp. 207-213.
• [6] Adamczyk J., Krzyworzeka P., Cioch W., Jamro E.: Monitoring of Nonstationary States in Rotating Machitery, WITE Państwowy Instytut Badawczy - Radom, Kraków 2006.
• [7] Gardulski J.: The application of a linear decimation procedure In the diagnostics of shock absorbers in passenger vehicles, Zagadnienia Eksploatacji Maszyn, Zeszyt 4 (152), 2007.
• [8] Dąbrowski D., Cioch W., Jamro E.: Digital filters parameters selection for hardware implementation in programmable devices. Diagnostyka 2008 nr 4, s. 129-132.
• [9] Jamro E., Wielgosz M., Cioch W., Bieniasz S.: Efektywna komunikacja ARM-FPGA z użyciem interfejsu SPI, PAK vol. 57, nr 8/2011, pp. 874-876.
• [10] Xilinx Inc., LogiCORE IP Multi-Port Memory Controller (MPMC) (v6.03.a), DS643 March 1, 2011.