Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA

• Autorzy: Milik A.

Warianty tytułu

EN

LD synthesis with arithmetic operations for FPGA

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.

EN

The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).

Słowa kluczowe

PL

sterownik programowalny; diagram stykowy; LD; FPGA; synteza logiczna wysokiego poziomu; arytmetyka; układy rekonfigurowane

EN

PLC; ladder diagram; LD; FPGA; high level logic synthesis; arithmetic; reconfigurable hardware

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2012
• Tom: R. 58, nr 7
• Strony: 617--619
• Opis fizyczny: Bibliogr. 9 poz., rys., schem.

Twórcy

autor

Milik A.

• Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 2A, 44-100 Gliwice,

Bibliografia

• [1] Chmiel M., Hrynkiewicz E.: Remarks on parallel bit-byte cpu structures of programmable logic controllers, Design of Embedded Control Systems, M. W. Adamski M. A., A. Karatkevich, Ed. Springer Science + Business Media Inc., 2005, str. 231-242.
• [2] Du D., Liu Y., Guo X., Yamazaki K. and Fujishima M.: Study on LD-VHDL conversion for FPGA-based PLC implementation, The International Journal of Advanced Manufacturing Technology, vol. 40, str. 1181-1190, 2009.
• [3] Du D., Xu X. and Yamazaki K.: A study on the generation of siliconbased hardware PLC by means of the direct conversion of the ladderdiagram to circuit design language. Springer London, 2010, vol. 49.
• [4] Gajski D., Dutt N., We A., Lin S.: High-Level Synthesis Introduction to Chip and System Design, Kluwer Academic Publishers, 1994.
• [5] Milik A.: High Level Synthesis - Reconfigurable Hardware Implementation of Programmable Logic Controller, PDeS 2006 Programable Devices and Embedded Systems, Brno, 2006.
• [6] Wirth N.: Algorytmy + Struktury Danych = Programy, WNT, Warszawa 1989.
• [7] Xilinx, DS-099 Spartan-3 FPGA Family, ver.2.1, Xilinx, 2006.
• [8] Yadong L., Kazuo Y., Makoto F., Masahiko M.: Model-driven programmable logic controller design and FPGA-based hardware implementation, ASME International Design Engineering Technical Conferences and Computers and Information in Engineering Conference - DETC2005, 2005, str. 81-88.
• [9] Welch J.: Translating unrestricted relay ladder logic into Boolean form, Computers in Industry, vol. 20, str. 45-61, 1992.