Sprzętowa akceleracja wybranych algorytmów kompresji obrazu nieruchomego w standardzie JPEG

• Autorzy: Koryciak S. , Dąbrowska-Boruch A. , Wiatr K.

Warianty tytułu

EN

Hardware acceleration of image compression algorithms in JPEG standard

• Języki publikacji: PL

Abstrakty

PL

Artykuł opisuje opracowanie akceleratora dla wybranych algorytmów kompresji obrazu nieruchomego. Do jego sprzętowej realizacji został wykorzystany język opisu sprzętu VHDL. Wynikiem pracy była skuteczna implementacja na układ programowalny dekompresora obrazów nieruchomych zapisanych w standardzie JPEG ISO/IEC 10918-1(1993), trybie Baseline będącym podstawowym i obowiązkowym trybem dla tego standardu. Szczególną uwagę poświęcono wyborowi i implementacji dwóch najważniejszych zdaniem autora algorytmów występujących w omawianym standardzie.

EN

Image compression is one of the most important topics in the industry, commerce and scientific research. Image compression algorithms need to perform a large number of operations on a large number of data. In the case of compression and decompression of still images the time needed to process a single image is not critical. However, the assumption of this project was to build a solution which would be fully parallel, sequential and synchronous. The paper describes the development of an accelerator for selected still image compression algorithms. In its hardware implementation there was used the hardware description language VHDL. The result of this work was a successful implementation on a programmable system decompressor of still images saved in JPEG standard ISO / IEC 10918-1 (1993), Baseline mode, which is a primary, fundamental, and mandatory mode for this standard. The modular system and method of connection allows the continuous input data stream. Particular attention was paid to selection and implementation of two major, in the authors opinion, algorithms occuring in this standard. Executing the IDCT module uses an algorithm transformation IDCT-SQ modified by the authors of this paper. It provides a full pipelining by applying the same kind of arithmetic operations between each stage. The module used to decode Huffman's code proved to be a bottleneck

Słowa kluczowe

PL

akceleracja sprzętowa; JPEG; FPGA; IDCT; Huffman

EN

custom computing; JPEG; FPGA; IDCT; Huffman

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2012
• Tom: R. 58, nr 7
• Strony: 593--595
• Opis fizyczny: Bibliogr. 5 poz., rys., tab., wykr.

Twórcy

autor

Koryciak S.

autor

Dąbrowska-Boruch A.

autor

Wiatr K.

• AGH Akademia Górniczo-Hutnicza w krakowie, ACK CYFRONET AGH, ul. Nawojki 11, 30-950 Kraków,

Bibliografia

• [1] Dąbrowska-Boruch A.: Implementacja w układach FPGA kodera obrazów w standardzie MPEG-2 spełniającego wymogi czasu rzeczywistego, Kraków 2007.
• [2] Arai Y., Agui T., Nakajima M.: A Fast DCT-SQ Scheme for Images, Transactions of the IEICE.E 71(11):1095, Nov. 1988.
• [3] Mansour M. F.: Efficient Huffman Decoding with Table Lookup, ICASSP, 2007.
• [4] http://www.picocomputing.com
• [5] http://www.xilinx.com