Kodowanie klas POLC w mikroprogramowanych układach sterujących

• Autorzy: Barkalov A. , Titarenko L. , Bieganowski J.

Warianty tytułu

EN

The encoding of POLC classes in microprogram control units

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.

EN

The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.

Słowa kluczowe

PL

układ mikroprogramowany; współdzielenie kodów; łańcuch bloków operacyjnych; układ FPGA; tablica LUT; osadzony blok pamięci

EN

microprogram control unit; code sharing; FPGA; LUT; embedded memory

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2012
• Tom: R. 58, nr 1
• Strony: 97--100
• Opis fizyczny: Bibliogr. 17 poz., rys., tab., wzory

Twórcy

autor

Barkalov A.

autor

Titarenko L.

autor

Bieganowski J.

• Instytut Informatyki i Elektroniki, ul. Licealna 9, 65-417 Zielona Góra,

Bibliografia

• [1] Adamski M., Barkalov A.: Architectural and Sequential Synthesis of Digital Devices. Oficyna Wydawnicza Uniwersytetu Zielonogórskiego, 2006.
• [2] Baranov S.: Logic and System Design of Digital Systems, TUT Press, 2008.
• [3] Barkalov A., Titarenko L.: Logic synthesis for Compositonal Microprogram Control Units, Springer, 2008.
• [4] Barkalov A., Titarenko L., Bieganowski J.: Reduction in the number of LUT elements for control units with code sparing, Inter. Jurnal of Applied Mathematics and Computer Science, 2010, Vol. 20, Nr 4.
• [5] Barkalov A., Titarenko L., Bieganowski J.: Synthesis of microprogram control unit with control microinstructions, DES-Des’09: preprints of the 4th IFAC Workshop, 2009.
• [6] Barkalov A., Titarenko L., Bieganowski J.: Synthesis of compostional microprogram control unit with extended microinstruction format, Mixed Design of Integrated Circuits and Systems - MIXDES’2009: 16th Inter. Conf., 2009.
• [7] Borowik G., Fialkowski B, Łuba T.: Cost-efficient synthesis for sequential circuits implemented using embedded memory blocks of FPGA’s, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, 2007.
• [8] Kam T., Villa T., Brayton R., Sangiovanni-Vincentelli A.: A synthesis of Finite State Machines: Functional Optimization, Kluwer Academic Publishers, Boston, 1998.
• [9] Kołopieńczyk M.: Application of address converter for decreasing memory size of compositional microprogram control unit with code sharing, Oficyna Wydawnicza Uniwersytetu Zielonogórskiego, 2008.
• [10] Maxfield C.: The Design Warrior’s Guide to FPGAs, Academic Press, Inc., Orlando FL, USA, 2004.
• [11] Michali G. D.: Synthesis and Optimization of Digital Circuits, McGraw-Hill, 1994.
• [12] Navabi Z.: Embedded Core Design with FPGAs, McGraw-Hill, 2007.
• [13] Scholl C.: Functional Decomposition with Application of FPGA Synthesis, Kluwer Academic Publishers, 2001.
• [14] Titarenko L., Bieganowski J.: Optimization of compositional microprogram control unit by modification of microinstruction format, Electronics and Telecommunications Quarterly, Vol. 55, Nr 2, 2009.
• [15] Yang S.: Logic Synthesis and optimization benchmarks user guide, Technical report, Microelectronics Center of North Carolina, 1991.
• [16] Altera Corporation Webpage, http://www.altera.com
• [17] Xilinx Corporation Webpage, http://www.xilinx.com