Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA

• Autorzy: Mocha J. , Kania D.

Warianty tytułu

EN

A method of hardware implementation of LD programs in FPGA devices

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.

EN

The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.

Słowa kluczowe

PL

programowalne sterowniki logiczne; PLC; język schematów drabinkowych; LD; układy logiki programowalnej; FPGA

EN

programmable logic controller (PLC); PLC; ladder diagram; LD; programmable logic device; PLD; FPGA

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2012
• Tom: R. 58, nr 1
• Strony: 88--92
• Opis fizyczny: Bibliogr. 9 poz., rys., schem.

Twórcy

autor

Mocha J.

autor

Kania D.

• Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice,

Bibliografia

• [1] Chmiel M., Mocha J., Hrynkiewicz E.: A FPGA-based bit-word PLC CPUs development platform. Proceedings of the 10th International IFAC Workshop on Programmable Devices and Embedded Systems, PDeS’10, Pszczyna, 2010, pp. 155-160.
• [2] Kasprzyk J.: Programowanie sterowników przemysłowych. WNT, Warszawa, 2006.
• [3] Kania D.: Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne pSoC, Pomiary Automatyka Robotyka, 1/2006, ss. 26-32.
• [4] Milik A.: High Level Synthesis - Reconfigurable Hardware Implementation of Programmable Logic Controller. Proceedings of IFAC Workshop on Programmable Devices and Embedded Systems PDeS’2006, Brno, 2006, pp. 138-143.
• [5] Ichikawa S., Akinaka M., Ikeda R., Yamamoto H.: Converting PLC Instruction Sequence into Logic Circuit: A Preliminary study. IEEE International Symposium on Industrial Electronics, Montreal, Canada, vol. 4, 2006, pp. 2930-2935.
• [6] Du D., Liu Y., Guo X., Yamazaki K., Fujishima M.: Study on LD-VHDL conversion for FPGA-based PLC implementation. The International Journal of Advanced Manufacturing Technology, no. 40, 2009, pp. 1181-1190.
• [7] Falcione A., Krogh B. H.: Design Recovery for Relay Ladder Logic. First IEEE Conference on Control Application, Dayton, USA, vol. 2, 1992, pp. 648-653.
• [8] Bobda C.: Introduction to Reconfigurable Computing. Springer, Dordrecht, 2007.
• [9] de Micheli G.: Synteza i optymalizacja układów cyfrowych. WNT, Warszawa 1998.