Aplikacja w języku Java realizująca funkcję parsera pseudokodu opisującego strukturę specjalizowanego koprocesora sterownika PLC do VHDL

• Autorzy: Ziębiński A. , Cupek R. , Sroka W.

Warianty tytułu

EN

Application in Java language realizing the function parser of pseudocode describing structure of a specialized coprocessor of PLC in VHDL

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia koncepcję projektowania w VHDL systemu pełniącego funkcję specjalizowanego koprocesora sterownika PLC, realizującego tylko wyszczególniony zestaw zadań. W pracy pokrótce omówiono poszczególne moduły realizujące funkcję koprocesora sterownika PLC. Ponadto przedstawiono funkcjonalność parsera pseudokodu w języku Java, opisującego strukturę specjalizowanego sterownika PLC do VHDL. Na końcu zaprezentowano wyniki porównania działania przykładowej aplikacji w sterowniku PLC GE Fanuc CPUE05 i układzie FPGA XC3S500e.

EN

The paper presents a project of embedded system realization on a FPGA array, fulfilling the function of a specialized coprocessor PLC. There are described individual modules realizing the function of the coprocessor of PLC in VHDL: the memory map of the controller (Fig.1) including the controller registers and the controller of the memory (Fig.2) for read/write the data in the registers. Moreover, functionality of the parser of pseudocode in the Java language, describing the structure of specialized PLC to VHDL, is presented. The components in VHDL [4] used by the parser are described in the pseudocode and presented in Table 1. The instructions in the pseudocode are equivalent to those in the GE-Fanuc Versa Max controller family. The comparison results of working of an exemplary application in PLC GE Fanuc Versa Max CPUE05 [3] and FPGA XC3S500e are given. The exemplary application for the controller is shown in Fig. 3. As a result of parsering by the PLC2VHDL program there was re-ceived the code in VHDL realizing the described task (Fig.4). The code VHDL was subjected to testing, synthesis and implementation with utilization of tools ISE ™ Foundation ™. As a result of implementation, there was obtained the configurational file for the FPGA. The project takes about 1 % resources in the XC3S500e and can work with the maximum 79MHz. The controller work cycle (Fig.5) in FPGA takes 3 tacts and lasts 37.863ns.

Słowa kluczowe

PL

FPGA; Java; PLC; systemy wbudowane; VHDL

EN

embedded system; FPGA; Java; PLC; VHDL

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 8
• Strony: 845--847
• Opis fizyczny: Bibliogr. 8 poz., rys., tab.

Twórcy

autor

Ziębiński A.

autor

Cupek R.

autor

Sroka W.

• Politechnika Śląska, Wydział AEI, Instytut Informatyki, ul. Akademicka 16, 44-100 Gliwice,

Bibliografia

• [1] Daoshan Du, Yadong Liu, Xingui Guo Kazuo Yamazaki, Mako-to Fujishima: Study on LD-VHDL conversion for FPGA-based PLC implementation. Int J Adv Manuf Technol (2009) 40:1181-1190 Springer-Verlag London Limited 2008.
• [2] Daoshan Du, Xiaodong Xu, Kazuo Yamazaki: A study on the generation of silicon-based hardware Plc by means of the direct conversion of the ladder diagram to circuit design language. Int J Adv Manuf Technol (2010) 49:615-626 Springerlink.com
• [3] Sterowniki programowalne Seria 90-30/VersaMax/Micro GEFanuc Automation, Kraków, wrzesień 1999.
• [4] Ziębiński A., Znamirowski L., Sroka W.: Implementacja wybranych funkcji sterownika przemysłowego w układzie programowalnym, Systemy czasu rzeczywistego, Metody i zastosowania, WKŁ, Warszawa 2007, pp. 209-220.
• [5] Ziębiński A., Sroka W.: Realizacja funkcji statystycznych w sterowniku przemysłowym z wykorzystaniem układu FPGA. praca zbiorowa pod redakcją Mazura Z. i Huzara Z.: Modele i zastosowania systemów czasu rzeczywistego, WKiŁ, Wwa 2008, s. 115-126.
• [6] ISE™ Foundation™ with ISE™ Simulator , http://www.xilinx.com
• [7] ModelSIM, http://model.com/
• [8] http://www.xilinx.com/support/documentation/spartan-3e.html