Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych

• Autorzy: Milik A. , Pułka A.

Warianty tytułu

EN

On arithmetic operation implementation in a reconfigurable logic controller

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.

EN

The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).

Słowa kluczowe

PL

sterownik programowalny; FPGA; synteza logiczna wysokiego poziomu; arytmetyka; układy rekonfigurowalne

EN

PLC; FPGA; high level logic synthesis; arithmetic; reconfigurable hardware

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 8
• Strony: 842--844
• Opis fizyczny: Bibliogr. 10 poz., rys., tab., wzory

Twórcy

autor

Milik A.

autor

Pułka A.

• Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice,

Bibliografia

• [1] Gajski D., Dutt N., We A., Lin S.: High-Level Synthesis Introduction to Chip and System Design, Kluwer Academic Publishers, 1994.
• [2] Milik A.: High Level Synthesis – Reconfigurable Hardware Implementation of Programmable Logic Controller. PDeS 2006 Programable Devices and Embedded Systems, Brno, 2006.
• [3] Milik A., Hrynkiewicz E.: PID Module for Reconfigurable Logic Controller. PDS 2000, Ostrava, 2000.
• [4] Wirth N.: Algorytmy + Struktury Danych = Programy. WNT, Warszawa 1989.
• [5] Bibero R. J.: Microprocessors in Instruments and Control. John Willey & Sons 1990.
• [6] Mishchenko A.: ABC: A system for sequential synthesis and verification. 2010, http://www.eecs.berkeley.edu/alanmi/abc/
• [7] Mishchenko A., Cho S., Chatterjee S. and Brayton R.: Combinational and sequential mapping with priority cuts. IEEE/ACM (ICCAD). Piscataway, NJ, USA: IEEE Press, 2007, pp. 354-361.
• [8] Anderson J. and Wang Q.: Improving logic density through synthesis-inspired architecture. FPL 2009, pp. 105-111.
• [9] MATLAB, Simulink HDL Coder 2.0, 2010.
• [10] Xilinx, “DS-099 Spartan-3 FPGA Family” ver.2.1, Xilinx, 2006.