Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść

• Autorzy: Kubica M. , Kania D.

Warianty tytułu

EN

The Logic Synthesis of the Multi-Output Boolean Function Directed to PAL Logic Block Number Minimization Based on a Modified Graph's Nodes

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono metodę implementacji zespołu funkcji prowadzącą do ograniczenia liczby wykorzystywanych bloków PAL. Istota metody tkwi w dopasowaniu opisu zespołu funkcji do charakterystycznej cechy każdego układu CPLD, jaką jest liczba iloczynów pojedynczego bloku PAL. Metoda wykorzystuje graf wyjść w zmodyfikowanej postaci, zawierający informacje na temat stopnia wykorzystania iloczynów w strukturze PAL. Wyniki eksperymentów wskazują, że wykorzystanie zmodyfikowanego grafu wyjść w procesie syntezy prowadzi do efektywniejszego wykorzystania zasobów struktury CPLD, w stosunku do metod implementacji opartych na klasycznym grafie wyjść.

EN

The article is concerned with the implementation method of the multi-output Boolean function that leads to the limitation of the number of the PAL (Programmable Array Logic) logic blocks used. The essence of this technique is to match the description of a multi-output function to the distinctive feature of an each CPLD (Complex Programmable Logic Device) structure which is the number of terms of a single PAL block. This distinctive feature of a PAL block is best illustrated in the form of a picture (see Fig. 1) in which the number of terms is marked as k. Apart from that, the main purpose of the method is to apply a modified graph of outputs to present the degree to which terms were used in a given PAL block. In this article, the authors also present the operations of pasting and splitting in a modified graph of outputs thanks to which the degree of the terms used can be significantly improved. The process is presented in the form of three pictures (see Fig. 5, Fig. 6, Fig. 7). The experimental results show that the usage of a modified graph of outputs in the synthesis process enables to use the CPLD structure in a much more effective way (see Tab. 1) than in the case of the implementation method which is based on a classical graph of outputs. In the penultimate chapter proper conclusions were drawn on the experiment basis. The article ends with a bibliography list which presents all the works used by the authors while writing.

Słowa kluczowe

PL

synteza logiczna; graf wyjść; układ CPLD

EN

logic synthesis; graph's nodes; CPLD structure

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 7
• Strony: 737--740
• Opis fizyczny: Bibliogr. 10 poz., rys., tab., wzory

Twórcy

autor

Kubica M.

autor

Kania D.

• Akademia Techniczno-Humanistyczna, Katedra Elektrotechniki i Automatyki, ul. Willowa 2,43-309 Bielsko-Biała,

Bibliografia

• [1] Ciesielski M. J., Yang S., PLADE: A two-stage PLA decompo-sition, IEEE Trans. on Computer-Aided Design, 11 (8), 943-954, August 1992.
• [2] Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. Zeszyty Naukowe Politechniki Śląskiej Nr 1619, Wydawnictwo Politechniki Śląskiej, Gliwice 2004.
• [3] Kania D.: Decomposition-based synthesis and its application in PAL-oriented technology mapping. Proc. of 26-th Euromicro Conference, IEEE Comp. Soc. Press, Maastricht, 2000, pp. 138-145.
• [4] Kania D.: Efektywna metoda realizacji zespołu funkcji w strukturach PAL. Kwart. Elektroniki i Telekom. 1999, 45, z. 3-4, ss. 433-444.
• [5] Kania D: Realizacja układów kombinacyjnych w strukturach MACH. Kwartalnik Elektroniki i Telekomunikacji, 2001, 47, z. 1, ss. 65-74.
• [6] Kania D: A technology mapping algorithm for PAL-based devices using multi-output function graphs. Proc. of 26-th Euromicro Conference, IEEE Comp. Soc. Press, Maastricht, 2000, pp. 146-153.
• [7] De Micheli G.: Synthesis and optimization of digital circuits, McGraw-Hill International Editors, USA 1994.
• [8] Saucier G., Sicard P., Bouchet L.: Multi-level synthesis on PAL’s. Proc. European Design Automation Conference, Glasgow, March 1990, pp. 542-546.
• [9] www.cbl.ncsu/edu Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University.
• [10] Kubica M. : Synteza logiczna przeznaczona dla matrycowych struktur typu PAL. Praca mgr., Politechnika Śląska, prom. D. Kania.