Metoda dekompozycji algorytmów przetwarzania obrazów dla implementacji w układach FPGA

• Autorzy: Pamuła W.

Warianty tytułu

EN

Method of decomposing image processing algorithms for implementation in FPGA

• Języki publikacji: PL

Abstrakty

PL

Artykuł prezentuje metodę dekompozycji algorytmów przetwarzania obrazów na potok przetwarzania zrealizowany z użyciem sparametryzowanych modułów. Moduły realizują niskopoziomowe operacje na pikselach obrazu oraz śledzenie zmian w wyliczonym opisie klatki obrazu. Uznano taki zakres operacji za wystarczający dla opracowania wideo detektorów obiektów. Wykorzystywany jest szeregowy strumień wideo z kamery. Implementacje dowodzą skuteczności zastosowania metody. Uzyskano prędkość przetwarzania przewyższającą wymagania pracy w czasie rzeczywistym oraz znaczną zdolność do modyfikacji własności rozwiązań.

EN

Efficient decomposition of image processing algorithms is of paramount importance in designing FPGA based video detectors of objects for use, for instance, in surveillance systems or in road traffic control applications. Efficiency appraisal is done taking into account resource utilisation, capability of introducing new processing features and components costs. Real time processing adds additional constraints on this task. Available development tools do not facilitate the design process. The paper presents a method for decomposing the image processing algorithm into an efficient processing pipeline of parameterised components. The components perform low level image processing tasks and content tracking operations. Such a set of processing operations is adequate for designing video detectors of objects. Components for carrying out feature calculations using convolutions, morphology operators and corner detectors are presented. Their architecture is optimised for serial video streams, which provide the image contents using horizontal scanning. FPGA resource requirements are estimated for devices of leading manufacturers. The estimated processing speed exceeds the requirements of real time operation. Special attention is directed to pipelining calculations, streamlining multi operand computations, fast determination of minimum, median and maximum of values. An implementation of a video object detector, using a low cost FPGA, is presented proving the feasibility of this approach.

Słowa kluczowe

PL

FPGA; potok przetwarzania; szeregowy strumień wideo; niskopoziomowe operacje pikselowe

EN

FPGA; pipeline processing; serial video stream; low level image processing

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 6
• Strony: 648--651
• Opis fizyczny: Bibliogr. 18 poz., rys., tab., wzory

Twórcy

autor

Pamuła W.

• Politechnika Śląska, Wydział Transportu, Katedra Systemów Informatycznych Transportu, Krasińskiego 13, 40-019 Katowice,

Bibliografia

• [1] Benitez D.: Performance of Recongurable Architectures for Image-Procesing Applications, Journal of Systems Architecture 49, s. 193-210, 2003.
• [2] Wiatr K.: Akceleracja obliczeń w systemach wizyjnych,WNT Warszawa 2003.
• [3] Porter R., Frigo J., Conti A., Harvey N., Kenyon G., Gokhale M.: A Reconfigurable Computing Framework for Multiscale Cellular Image Processing, Microprocessors and Microsystems 31, s. 546-563, 2007.
• [4] Kessal L., Abel N., Karabernou S. M., Demigny D.: Recon-gurable Computing: Design Methodology and Hardware Tasks Scheduling for Real-Time Image Processing, J Real-Time Image Proc 3, s. 131-147, 2008.
• [5] Muthukumar V., Rao D. V.: Image Processing Algorithms on Recongurable Architecture Using HandelC, Proceedings of the 7th Euromicro Conference on Digital Systems Design, IEEE Computer Society, s. 362-370, 2004.
• [6] Beun R., Karkowski I., Ditzel M.: C++ Based Design Flow for Recongurable Image Processing Systems International Conference on Field Programmable Logic and Applications, IEEE Computer Society, s. 571-575, 2007.
• [7] Virtex-6, Spartan-6 Family Overview. Xilinx Inc. San Jose, CA USA, 2010.
• [8] Altera Product Catalog. Altera Co. San Jose, CA USA, 2009.
• [9] Pamuła W.: Vehicle Detection Algorithm for FPGA Based Implementation, Computer Recognition Systems Eds. M. Kurzyński, M. Woźniak, Springer Verlag, Berlin, s. 586-592, 2009.
• [10] Pamuła W.: Object Classification Methods for Aplication in FPGA Based Vehicle Video Detector, Transport Problems, Wyd. Pol. Śląskiej s. 5-14, 2009.
• [11] Porter R., Frigo J., Gokhale M., Wolinski C., Charot F., Wagner C.: A Run-Time Recongurable Parametric Architecture for Local Neighbourhood Image Processing, Proceedings of the 9th Euromicro Conference on Digital Systems Design, IEEE Computer Society, s. 362-370, 2006.
• [12] Baumann D., Tinembart J.: Designing Mathematical Morphology Algorithms on FPGA: An Application to Image Processing LNCS 3691, s. 562-569, 2005.
• [13] Batcher K. E.: Sorting Networks and Their Applications, Spring Joint Computer Conf., AFIPS Proc. 32, s. 307-314, 1968.
• [14] Liszka K. J., Batcher K. E.: A Generalized Bitonic Sorting Network, Proceedings of the International Conference on Parallel Processing, s. 105-108, 1993.
• [15] Torres-Huitzil C., Arias-Estrada M.: An FPGA Architecture for High Speed Edge and Corner Detection, Proceedings of the 5th IEEE International Workshop on Computer Architectures for Machine Perception, IEEE Computer Society, s. 112-116, 2000.
• [16] Claus C., Huitl R., Rausch J., Stechele W.: Optimizing The SUSAN Corner Detection Algorithm for a High Speed FPGA Implementation, International Conference on Field Programmable Logic and Applications, FPL 2009. IEEE Computer Society, s. 138-145, 2009.
• [17] ISE 13.1. Xilinx Inc. San Jose, CA USA, 2011.
• [18] Raporty projektu: Moduły wideodetektorów ZIR WD dla sterowania i monitorowania ruchu drogowego. WKP-1/1.4.1/1/2005/14/14/231/ 2005, vol. 1-6, Katowice, 2005-2007.