Sprzętowa implementacja dekodera nagłówków i dekodera CAVLC w standardzie kompresji wideo H.264/AVC

• Autorzy: Wieczorek M. , Pastuszek G.

Warianty tytułu

EN

Stream header decoder and context-adaptive variable-length decoder hardware module for H.264/AVC codec

• Języki publikacji: PL

Abstrakty

PL

Poniższy artykuł zawiera opis sprzętowej realizacji dekodera nagłówków strumienia oraz kontekstowo-adaptacyjnego dekodera kodów zmiennej długości zgodnych ze standardem kompresji wideo H.264/AVC. Przedstawiony układ jest w stanie odczytać i zdekodować parametry strumienia oraz dane sterujące poszczególnych elementów składni jak również odtworzyć bloki współczynników zapisanych przy użyciu kodera VLC. Zaprojektowany moduł został poddany syntezie zarówno dla technologii FPGA jak i ASIC a poprawność jego działania została zweryfikowana zgodnie z modelem referencyjnym JM w wersji 16. Wyniki syntezy proponowanego dekodera pokazują, iż może pracować on z częstotliwością taktowania 100MHz na układach FPGA z rodziny Stratix II, co pozwala na obsłużenie sekwencji w wysokiej rozdzielczości HDTV.

EN

This paper describes the implementation of a stream header decoder and a context-adaptive variable-length decoder in conformity with the H.264/AVC standard. This module is able to decode headers of syntax elements and to decode blocks of transform coefficients coded using context-adaptive variable-length coder. The designed module is synthesized based on FPGA and ASIC technologies and verified with the reference model JM in version 16. The implementation results show that the architecture can work at 100 MHz for FPGA Stratix II devices and can support HDTV in real time. There are two main methods of improving the CAVLC decoding process. The most common is a multi-symbol decoding architecture shown in [1], [4], and [5]. In [2] a Hierarchical logic for Look-up tables (HLLT) algorithm is proposed. It simplifies calculation of the coefficient-token parameter but generates a five-element long cascade which may reduce the speed of decoding process. In [5] also a way of grouping the coeffi-cient-token codewords is proposed. All the publications concentrate mainly on the CAVLC design and do not describe decoding of control data in detail (e.g., headers, macroblock/block types, coded block pattern, and motion vectors). The proposed binary decoder supports all the functionality of H.264/AVC High Profile, except of MBAFF mode and SEI elements. Although the architecture needs more logic gates than other analyzed designs, it enables also decoding of all syntax elements and provides much more functionality. The throughput is sufficient to support HDTV applica-tions in real time.

Słowa kluczowe

PL

kompresja wideo; CAVLC; H.264/AVC

EN

video coding; CAVLC; H.264/AVC

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 1
• Strony: 64--66
• Opis fizyczny: Bibliogr. 5 poz., rys., tab., wzory

Twórcy

autor

Wieczorek M.

autor

Pastuszek G.

• Politechnika Warszawska, Instytut Radioelektroniki, ul. Nowowiejska 15/19, 00-665 Warszawa,

Bibliografia

• [1] Recommendation ITU-T H.264(2007) — Corrigendum 1. Joint Video Team of ITU-T VCEG and ISO/IEC MPEG.
• [2] Hsiu-Cheng Chang, Chien-Chang Lin, Jiun-In Guo (2005). A Novel Low-Cost High-Performance VLSI Architecture for MPEG-4 AVC/H.264 CAVLC Decoding. ISCAS 2006. Proceedings. IEEE International Symposium on Circuits and Systems.
• [3] Guo-Shiuan Yu and Tian-Sheuan Chang.(2006). A zero-skipping multi-symbol CAVLC decoder for MPEG-4 AVC/H.264. ISCAS 2006. Proceedings. IEEE International Symposium on Circuits and Systems.
• [4] Tsung-Han Tsa, De-Lung Fang, Yu-Nan Pan(2007). A Hybrid CAVLD Architecture Design with Low Complexity and Low Power Considerations. IEEE International Conference on Multimedia and Expo.
• [5] Lee G. G., Lo C. C., Chen Y. C., Lin H. Y., Wang M. J. (2010). High-throughput low-cost VLSI architecture for AVC/H.264 CAVLC decoding. Image Processing, IET.