Propozycja architektury dekodera arytmetycznego standardu H.264/AVC

• Autorzy: Abramowski A. , Pastuszak G.

Warianty tytułu

EN

Context-adaptive binary arithmetic decoder architecture for H.264/AVC

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia architekturę binarnego dekodera arytmetycznego standardu H.264/AVC, zdolną do obsługi profilu High. Pozwala ona na dekodowanie w przybliżeniu jednego symbolu w czasie pojedynczego taktu sygnału zegarowego, głównie dzięki modyfikacji kolejności kroków algorytmu oraz wprowadzeniu potokowości w pętli sprzężenia zwrotnego. Architektura została opisana w języku VHDL, a analiza wyników syntezy wskazuje, że umożliwia ona obsługę sekwencji HDTV.

EN

This paper presents a novel architecture of the H.264/AVC binary arithmetic decoder, which conforms to High Profile, including all chroma formats and Macroblock Adaptive Frame/Field coding (MBAFF). It is able to decode almost one symbol per clock cycle, while consuming very limited hardware resources. The main feature of the proposed solution is the parallelization of the feedback loop between the arithmetic decoder core and the context generator, achieved by calculation of two contexts for each possible case in advance and selection of the correct one immediately after the current symbol is available. Some smaller optimizations include the modification of the operation order on the critical path, and the projection of mvd values, allowing economizing the memory usage. The architecture was described in VHDL and realized using TSMC 0.13žm technology. Comparison of the synthesis results and the performance with previous works proves that the proposed architecture maintains the best trade-off between the speed of the video processing and the hardware utilization, while being able to process HDTV in real time.

Słowa kluczowe

PL

H.264/AVC; CABAC; dekoder entropijny; dekoder wideo

EN

H.264/AVC; CABAC; entropy decoder; video decoder

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 1
• Strony: 49--51
• Opis fizyczny: Bibliogr. 5 poz., rys., schem., tab.

Twórcy

autor

Abramowski A.

autor

Pastuszak G.

• Politechnika Warszawska, Wydział Elektroniki i Technik Informacyjnych, ul. Nowowiejska 15/19, 00-665 warszawa,

Bibliografia

• [1] ITU-T Recommendation H.264 and ISO/IEC 14496-10 MPEG-4 Part 10, Advanced Video Coding (AVC), Listopad 2007.
• [2] Eeckhaut H., Christiaens M., Stroobandt D., Nollet V.: Opti-mizing the critical loop in the H.264/AVC CABAC decoder. IEEE International Conference on Field Programmable Technology, strony 113-118, Grudzień 2006.
• [3] Lin P. C., Chuang T. D., Chen L. G.: A branch selection mutli-symbol high throughoutput CABAC decoder architecture for H.264/AVC. IEEE International Symposium on Circuits and Systems, strony 365-368, Czerwiec 2009.
• [4] Shi B., Zheng W., Lee H. S., Li D. X., Zhang M.: Pipelined architecture design of H.264/AVC CABAC real-time decoding. IEEE International Conference on Circuits and Systems for Communications, strony 492-496, Maj 2008.
• [5] Chen J. W., Lin Y. L.: A high-performance hardwired CABAC decoder. IEEE International Conference on Acoustics, Speech and Signal Processing, wol. 2, strony 37-40, Kwiecień 2007.