Sieć Banyana w implementacji sprzętowej dekodera LDPC

• Autorzy: Sułek W.

Warianty tytułu

EN

Banyan switch in FPGA implementation of LDPC decoder

• Języki publikacji: PL

Abstrakty

PL

Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfigurowalnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawioralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.

EN

Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly 100Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.

Słowa kluczowe

PL

kody kanałowe; kody LDPC; dekoder iteracyjny; sieć połączeń; sieć Banyana

EN

error-correcting codes; LDPC codes; iterative decoder; interconnection networks; Banyan networks

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2011
• Tom: R. 57, nr 1
• Strony: 36--38
• Opis fizyczny: Bibliogr. 7 poz., rys., tab., wzory

Twórcy

autor

Sułek W.

• Politechnika Śląska, ul. Akademicka 16, 44-100 Gliwice,

Bibliografia

• [1] MacKay D. J. C.: Good Error-Correcting Codes Based on Very Sparse Matrices. IEEE Transactions on Information Theory, vol. 45, no 2, March 1999, pp. 399–431.
• [2] Mansour M. M., Shanbhag N. R.: High Throughput LDPC Decoders. IEEE Transactions on Very Large Scale Integration Systems, vol. 11, no 6, December 2003, pp. 976–996.
• [3] Sułek W.: Implementacja modułu sprzętowego dekodera kodów AA-LDPC. Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, no 8-9/2008, pp. 1229–1240.
• [4] O’Sullivan M. E.: Algebraic Construction of Sparse Matrices with Large Girth. IEEE Transactions on Information Theory, vol. 52, no. 2, February 2006, pp. 718–727.
• [5] Wu C. L., Feng T. Y.: On a Class of Multistage Interconnection Networks. IEEE Transactions on Computers, vol. C-29, no. 8, August 1980, pp. 694–702.
• [6] Lin J., Wang Z., Li L., Sha J., Gao M.: Efficient Shuffle Network Architecture and Application for WiMAX LDPC Decoders. IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 56, no. 3, March 2009, pp. 215–219.
• [7] Olcer S.: Decoder architecture for array-code-based LDPC codes. Proc. IEEE Global Telecommunications Conference. San Francisco, USA, 2003, pp. 2046–2050.