Projekt kompensacyjnego przetwornika analogowo-cyfrowego dla potrzeb wielokanałowych układów w technologii submikronowej

• Autorzy: Otfinowski P. , Zaziąbł A.

Warianty tytułu

EN

Project of successive approximation analog-to-digital converter for multichannel circuits in submicron technology

• Języki publikacji: PL

Abstrakty

PL

W pracy zaprezentowano projekt scalonego przetwornika analogowo-cyfrowego wykonany w technologii UMC CMOS 180nm. Przedstawiono rozwiązanie pozwalające na znaczące zmniejszenie powierzchni zajmowanej przez układ poprzez dodanie pomocniczego przetwornika C/A. Zostało przybliżone także zagadnienie odpowiedniego doboru kluczy w układach z przełączanymi pojemnościami. Ostatecznie zaprezentowany układ cechuje się szybkością konwersji wynoszącą 3 MS/s przy poborze mocy 225 žW oraz bardzo niską nieliniowością.

EN

The dynamic progress in the domain of applications involving X rays demands more sophisticated circuits for acquisition and processing of signals from the silicon detectors. This paper presents a design of an integrated analog-to-digital converter dedicated to multichannel silicon detector readout circuits. The successive approximation with charge redistribution architecture was proposed. In order to reduce the total chip area, the DAC was split into two blocks. The capacitor array used as a primary DAC and also as a sampling circuit. As a secondary DAC, the resistive voltage divider was introduced. This solution allowed reducing the total DAC area by the factor of 6, maintaining the same output voltage accuracy. The CMOS switches are described in detail, as they play important role in the switch capacitor circuits, affecting both the speed and accuracy of the primary capacitive DAC. A synchronous regenerative latch is used as a comparator. The ADC is implemented in UMC CMOS 180nm technology. The designed ADC is able to achieve conversion rates of 3 MS/s at 225 žW. The final simulation results show also low nonlinearity of the presented circuit.

Słowa kluczowe

PL

przetwornik analogowo-cyfrowy z równoważeniem ładunku; klucze CMOS

EN

analog-to-digital converter; charge redistribution; successive approximation; CMOS switch

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 10
• Strony: 1209--1212
• Opis fizyczny: Bibliogr. 5 poz., rys., tab., wzory

Twórcy

autor

Otfinowski P.

autor

Zaziąbł A.

• Akademia Górniczo-Hutnicza, Katedra Metrologii, al. Mickiewicza 30, 30-059 Kraków,

Bibliografia

• [1] Szczygieł R., Gryboś P., Maj P., Tsukiyama A., Matsushita K., Taguchi T.: RG64 - High Count Rate Low Noise Multichannel ASIC With Energy Window Selection and Continuous Readout Mode, IEEE TNS., 56 (2009), n. 2, 487-495.
• [2] Razavi B.: Design of Analog CMOS Integrated Circuits, McGraw-Hill Companies, New York 2001, 410-423.
• [3] Rivetti A., Anelli G. Anghinolfi F., Mazza G., Rotondo F.: A Low-Power 10-bit ADC in a 0.25-μm CMOS: Design Considerations and Test Results, IEEE TNS., 48 (2001), n. 4, 1225-1228.
• [4] Hong H., Lee G.: A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC, IEEE Journal of Solid-State Circuits, 42 (2007), n. 10, 2161-2167.
• [5] Razavi B., Wooley B.: Design Techniques for High-Speed, High-Resolution Comparators, IEEE Journal of Solid-State Circuits, 27 (1992), n. 12, 1916-1923.