Metoda autonomicznej korekcji błędu nieliniowości przetwornika czas-cyfra opartego na różnicowej linii opóźniającej

• Autorzy: Czoków J.

Warianty tytułu

EN

An autonomous nonlinearity error correction method for a vernier delay line based time-to-digital converter

• Języki publikacji: PL

Abstrakty

PL

W artykule zaprezentowano nową metodę autonomicznej układowej korekcji błędu nieliniowości przetwornika czas-cyfra opartego na noniuszowej linii opóźniającej. Wyniki symulacji pokazały, że możliwe jest zmniejszenie błędów nieliniowości o rząd wielkości. W symulacji Monte Carlo dla szesnastokomórkowej linii noniuszowej zaprojektowanej w technologii CMOS 0.35 m i średnim opóźnieniu komórki wynoszącym 10 ps, otrzymano błędy nieliniowości sumacyjnej INL mniejsze niż 1 ps.

EN

The paper presents a new autonomous nonlinearity error correction method for vernier delay line (VDL, Fig. 1) based time-to-digital converter (TDC). The described VDL consists of flip-flops and two delay chains. The first chain is composed of voltage controlled delay buffers (Fig. 3a) and the second one utilizes digitally controlled shunt capacitor scheme (Fig. 3b). In order to accomplish nonlin-earity correction both delay chains in VDL are first set to the same delay using voltage controlled buffers, then the delays of buffers in both chains are compared with use of flip-flops and adjusted with shunt capacitor controlled buffers. Finally, once more the voltage controlled buffers are used to increase VDL delay and achieve the needed LSB. The simulations show that nonlinearity error reduction by an order of magnitude is possible with this method. Monte Carlo simulations performed with 16 stages VDL (CMOS 0.35 m) indicate that integral nonlinearity (INL) error can be less than 1 ps (Fig. 4b). Some predictions about max INL error based on time model are also presented. Moreover, nonmonotonic VDL can also be corrected, which improves attainable resolution. In opposition to the previously proposed VDL calibration methods[1, 3, 4, 5, 6], there is no need for either implementing accurate signal sources or generating a large number of uncorrelated time events like in the code density method.

Słowa kluczowe

PL

noniuszowa linia opóźniająca; różnicowa linia opóźniająca; kalibracja; błąd nieliniowości; przetwornik czas-cyfra

EN

vernier delay line; calibration; nonlinearity error; time-to-digital converter

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 10
• Strony: 1205--1208
• Opis fizyczny: Bibliogr. 8 poz., rys., wykr., wzor

Twórcy

autor

Czoków J.

• Uniwersytet Mikołaja Kopernika, ul. Grudziądzka 5, 87-100 Toruń,

Bibliografia

• [1] Kalisz J.: Review of methods for time interval measurements with picosecond resolution, Metrologia, vol. 41, pp. 17-32, 2004.
• [2] Dudek P., Szczepański S., Hatfield J. V.: A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line, IEEE Trans. Solid-State Circuits, vol. 35, no 2, pp. 240-247, Feb. 2000.
• [3] Rashidzadeh R., Ahmadi M., Miller W. C.: An All-Digital Self-Calibration Method for a Vernier-Based Time-to-Digital Converter, IEEE Trans. Instr. Meas., vol. 59, no 2, pp. 463-469, Feb. 2010.
• [4] Levine P. M., Roberts G. W.: A High-Resolution Flash Time-to-Digital Converter and Calibration Scheme, in Proc. IEEE Int. Test Conf., pp. 1148-1157, 2004.
• [5] Gutnik V., Chandrakasan A.: On-chip picosecond time measurement, IEEE VLSI Circuits Dig. of Tech. Papers, pp. 52-53, 2000.
• [6] Rivoir J.: Fully-Digital Time-To-Digital Converter for ATE with Autonomous Calibration, IEEE Int. Test Conf., pp. 1-10, 2006.
• [7] Andreani P., Bigongiari F., et al.: A Digitally Controlled Shunt Capacitor CMOS Delay Line, Analog Integrated Circuits and Signal Process., vol. 18, no 1, pp. 89-96, 1999.
• [8] Li G., Tousi Y.M., Hassibi A., Afshari E.: Delay-Line-Based Analog-to-Digital Converters, IEEE Trans. Circuits Syst. II, Express Briefs, vol. 56, no 6, pp. 464-468, Jun. 2009.