Zmodyfikowane mnożenie o stałej szerokości bitowej

• Autorzy: Jamro E. , Wielgosz M. , Russek P. , Wiatr K.

Warianty tytułu

EN

Improved fixed-width multiplier

• Języki publikacji: PL

Abstrakty

PL

Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.

EN

Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.

Słowa kluczowe

PL

arytmetyka komputerowa; filtry cyfrowe; układ mnożący

EN

computer arithmetic; digital filters; multiplier

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 10
• Strony: 1133--1136
• Opis fizyczny: Bibliogr. 8 poz., rys., tab., wzory

Twórcy

autor

Jamro E.

autor

Wielgosz M.

autor

Russek P.

autor

Wiatr K.

• Akademia Górniczo-Hutnicza, Katedra Elektroniki, Al. Mickiewicza 30, 30-059 Kraków,

Bibliografia

• [1] Omondi A. R.: Computer Arithmetic Systems: Algorithms, Architecture and Implementation. Prentice-Hall International, 1994.
• [2] King E. J. and Swartzlander E. E. Jr.: Data-dependent truncation scheme for parallel multipliers. In Proc. 31st Asilomar Conf. Signals, Systems, and Computers, vol. 2, Pacific Grove, CA, pp. 1178–1182, 1997.
• [3] Jou J. M., Kuang S. R., and Chen R. D.: Design of low-error fixed-width multiplier for DSP applications. IEEE Trans. Circuits Syst. II, Analog Digit. Signal. Process., vol. 46, no 6, pp. 836–842, Jun. 1999.
• [4] Lim Y. C.: Single-precision multiplier with reduced circuit complexity for signal processing applications. IEEE Trans. Comput., vol. 41, no 10, pp. 1333–1336, Oct. 1992.
• [5] Schulte M. J., Swartzlander E. E. Jr.: Truncated multiplication with correction constant. In VLSI Signal Processing, VI. New York: IEEE Press, pp. 388-396, 1993.
• [6] Van L. D., Wang S. S., and Feng W. S.: Design of the lower-error fixed-width multiplier and its application. IEEE Trans. Circuits Syst.II, Analog Digit. Signal. Process., vol. 47, pp. 1112-1118, Oct. 2000.
• [7] Van L. D., Yang C.C.: Generalized Low-Error Area-Efficient Fixed-Width Multipliers. IEEE Transactions on Circuits and Systems-I, Vol. 52, No 8, pp. 1608-1619, Aug. 2005.
• [8] Popek G.: Cyfrowy oscylator harmoniczny przeznaczony dla wzorcowego źródła napięcia przemiennego. Praca Doktorska, Politechnika Śląska, 2010.