Niskomocowy generator przestrajany napięciem na częstotliwość 1 GHz jako kluczowa

• Autorzy: Zaziąbł A.

Warianty tytułu

EN

Low power 1 GHz voltage controlled oscillator as a key part of phase locked loop system in 0.18 žm CMOS process

• Języki publikacji: PL

Abstrakty

PL

Wymagania współczesnych systemów pomiarowych kierują nowe wyzwania w projektowaniu niskomocowych układów zegarowych wysokich częstotliwości. Możliwości techniczne wytworzenia sygnału przy użyciu klasycznego generatora opartego o filtr kwarcowy są ograniczone do kilkudziesięciu megaherców. Zatem taktowanie układów w zakresie gigahercowym nie jest możliwe bez systemu multiplikacji częstotliwości. Proponowanym rozwiązaniem jest pętla fazowa, której głównym blokiem jest niskoszumny generator przestrajany napięciem. Pobór mocy generatora jest poniżej 300 žW, przy zachowaniu dobrych właściwości szumo-wych, gdzie drżenie fazy jest na poziomie 1,25 ps. Proponowany generator został zaprojektowany w technologii 0,18 žm CMOS.

EN

Demand of modern measurement systems in nuclear science is guided the new challenges in design of low power high frequency clock generation systems. A technical possibility for clock generation using the classical generator based on a quartz filter is limited to tens of megahertz. Thus, the 1 GHz clock generation is not possible without a frequency multiplier system. The task is so difficult to realise, because made in submicron process, where the integration of analog and digital blocks poses serious challenges. The proposed solution is a low power voltage controlled oscillator with the center frequency of 1 GHz and pseudo-differential architecture, resistant to process variations and cooperating with charge pump phase locked loop. Power consumption of VCO is below 300 žW, while maintaining good noise properties, where the jitter is 1.25 ps. The proposed generator is designed in 0.18 žm CMOS technology. In this paper the first section describes the architecture of the phase locked loop for which the presented VCO is suited. Then all the functional blocks of the generator are described in detail including a current controlled oscillator, V-I converter and differential to single ended converter. In the last section the simulation results and the method of process variation minimisation are given.

Słowa kluczowe

PL

Generator przestrajany napięciem; Generator przestrajany prądem; Konwerter napięcie prąd; pętla fazowa; Multiplikacja częstotliwości

EN

Voltage controlled oscillator; VCO; Current controlled oscillator; CCO; V-I converter; phase locked loop; PLL; frequency multiplication

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 8
• Strony: 918--921
• Opis fizyczny: Bibliogr. 9 poz., schem., tab., wykr.

Twórcy

autor

Zaziąbł A.

• Akademia Górniczo-Hutnicza, Katedra Metrologii, Al. Mickiewicza 30, 30-059 Kraków,

Bibliografia

• [1] Zaziąbł A.: Projekt scalonego modułu pętli fazowej w technologii submikronowej, Praca magisterska, Akademia Górniczo-Hutnicza, Kraków 2009.
• [2] Mansuri M., Yang C.: A low-power adaptive bandwidth PLL and clock buffer with supply-noise compensation, IEEE Journal of Solid-State Circuits, 2003, vol. 38, s. 1804-1812.
• [3] Baker J.: CMOS circuit design, layout and simulation, IEEE Press, New Jersey 2005.
• [4] Cadence, Jitter measurements using SpecreRF, Cadence, nota aplikacyjna.
• [5] Jung W. et al: A 1.2mW 0.02mm2 2GHz current-controlled PLL based on a self-biased voltage-to-current converter, IEEE International Solid-State Circuits Conference ISSCC, 2007, s. 310-605.
• [6] Arakali A. et al: Supply-noise mitigation techniques in phase-locked loops, 34th European Solid-State Circuits Conference ESSCIRC, 2008, s. 374-377.
• [7] Cao Z. et al: A 0.4 ps-rms-jitter 1-3 GHz ring-oscillator PLL using phase-noise preamplification, IEEE Journal of Solid-State Circuits, 2008, vol. 43, s. 2079-2089.
• [8] Brownlee M. et al: A 0.5-GHz to 2.5-GHz PLL with fully differential supply regulated tuning, IEEE Journal of Solid-State Circuits, 2006, vol. 41, s. 2720-2728.
• [9] Yan G. et al: A self-biased PLL with current-mode filter for clock generation, IEEE International Solid-State Circuits Conference ISSCC, 2005, s. 420-421.