Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000

• Autorzy: Modrzyk D.

Warianty tytułu

EN

Dynamic power reduction in the architecture of hardware encoder of JPEG2000 standard

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.

EN

In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits.

Słowa kluczowe

PL

bramkowanie sygnału zegarowego; pobór mocy; FPGA; ASIC; system-on-chip

EN

clock gating; power dissipation; FPGA; ASIC; system-on-chip

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 7
• Strony: 793--795
• Opis fizyczny: Bibliogr. 10 poz., rys., tab.

Twórcy

autor

Modrzyk D.

• EVATRONIX SA, Dział Projektowania Komponentów Wirtualnych, ul. 1 maja 8, 43-300 Bielsko-Biała,

Bibliografia

• [1] ISO/IEC 15444-1: Information technology - JPEG2000 image coding system, Part 1 - Core coding system, 2000.
• [2] ISO/IEC 14496-10, Information technology - Coding of audio-visual objects, Part 10 - Advanced Video Coding, 2004.
• [3] Chen Y. -H., Chen T. -C., Tsai C. -Y., Tsai S. -F., Chen L. -G.: Algorithm and Architecture Design of Power-oriented H.264/AVC Baseline Profile Encoder for Portable Devices, IEEE Trans. On Circuits and Systems for Video Tech., Vol. 19, No 8, pp. 1118-1128, 2009.
• [4] Lian C. -J., Chien S. -Y., Lin C. -P., Tseng P. -C., Chen L. -G.: Power-aware multimedia: concepts and design perspectives, IEEE Circuits and Systems Magazine, Vol. 7, No 2, pp. 26-34, 2007.
• [5] Keating M., Flynn D., Aitken R., Gibbons A., Shi K.: Low Power Methodology Manual For System-on-Chip Design, pp. 4-10, 2007.
• [6] Christopoulos Ch., Skodras A., Ebrahimi T.: The JPEG2000 Still Image Coding System: an Overview, IEEE Trans. on Consumer Electronics, Vol. 46, No 4, pp. 1103-1127, 2000.
• [7] Pastuszak G.: A High-Performance Architecture for EBCOT in the JPEG 2000 Encoder, Proc. of IEEE Workshop on Signal Proc. Systems Design and Implementation, pp. 693-698, 2005.
• [8] Keating M., Flynn D., Aitken R., Gibbons A., Shi K.: Low Power Methodology Manual For System-on-Chip Design, pp. 33-73, 2007.
• [9] Keating M., Flynn D., Aitken R., Gibbons A., Shi K.: Low Power Methodology Manual For System-on-Chip Design, pp. 121-151, 2007.
• [10] Accellera, IEEE P180 - Unified Power Format Standard, 2007.