Binary-Tree-based Architecture of Network on Chip

• Autorzy: Dziurzański P. , Mąka T.

Warianty tytułu

PL

Wielordzeniowa realizacja koderów mowy wykorzystująca sieć NoC

• Języki publikacji: EN

Abstrakty

EN

We analyzed a binary-tree based Network on Chip (NoC) architecture application for data transfer in real-time regime. In typical multimedia algorithms their links are not balanced using typical architectures, so we propose a simple algorithm for IP core mapping that significantly improves the link usage balance. The described experimental results show that the proposed architecture is characterized with lower target chip area and the yielded transfers are comparable with mesh architecture.

PL

W artykule została przeanalizowana możliwość zastosowania sieci wewnątrzukładowych (ang. Network on Chip, NoC) o architekturze drzewa binarnego do transmisji danych w czasie rzeczywistym dla algorytmów zdominowanych przez dane. Ponieważ w typowych algorytmach multimedialnych połączenia tradycyjnych NoC nie są wykorzystywane w sposób równomierny, wybór odpowiedniej architektury jest krytyczny dla efektywności transmisji danych i w rezultacie dla czasu realizacji obliczeń. W artykule zaproponowano prosty algorytm mapowania bloków IP, który w znacznym stopniu poprawia równomierność wykorzystania połączeń między rdzeniami. Zaprezentowane wyniki badań eksperymentalnych pokazują, że dla zaproponowanej architektury rozmiar docelowego układu będzie mniejszy, a transfery porównywalne z najpopularniejszą obecnie architekturą typu siatki. Uzyskane rezultaty mogą posłużyć do budowy adaptacyjnego algorytmu mapowania algorytmów do struktur sprzętowych z uwzględnieniem szeregu specyficznych ograniczeń algorytmów operujących na danych przesyłanych w czasie rzeczywistym.

Słowa kluczowe

EN

Network on Chip (NoC); binary-tree-based architecture; core mapping techniques

PL

sieci wewnątrzukładowe; architektura wykorzystująca drzewo binarne; techniki odwzorowywania rdzeni

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 7
• Strony: 787--789
• Opis fizyczny: Bibliogr. 6 poz., rys., wykr.

Twórcy

autor

Dziurzański P.

autor

Mąka T.

• Zachodniopomorski Uniwersytet Technologiczny w Szczecinie, ul. Żołnierska 49, 71-210 Szczecin,

Bibliografia

• [1] Bjerregaard T., Mahadevan S.: A Survey of Research and Practices of Network-on-Chip. ACM Computing Surveys (CSUR), vol. 38, 2006, Article 1.
• [2] Dally W. J., Towels B.: Route Packets, Not Wires: On-Chip Interconnection Networks. The 38th ACM IEEE Design Automation Conference (DAC), 2001, pp. 684-689.
• [3] Dziurzański P., Mąka T.: Stream Transfer Balancing Scheme Utilizing Multi-Path Routing in Networks on Chip. Lecture Notes in Computer Science, vol. 4943, pp. 294-299, 2008.
• [4] Dziurzański P., Mąka T.: Heuristics Core Mapping in On-Chip Networks for Parallel Stream-Based Applications. Lecture Notes in Computer Science, vol. 4943, pp. 427-435.
• [5] Jeang Y., Huang W., Fang W.: A Binary Tree Architecture for Application Specific Network On Chip (ASNOC) Design. The 2004 IEEE Asia-Pacific Conference on Circuit and Systems, December 6-9, 2004.
• [6] Suboh S., Bakhouya M., Gaber J., El-Ghazawi T.: An interconnection architecture for network-on-chip systems. Telecommunication Systems (2008) 37: 137–144.