Resource Utilization Estimation and Core Placement in an NoC-based MPSoC realizing a data-dominated algorithm

• Autorzy: Dondziak P. , Dziurzański P.

Warianty tytułu

PL

Szacowanie wykorzystania zasobów i rozmieszczenia rdzeni przy realizacji algorytmów zdominowanych danymi w MPSoC opartych na NoC

• Języki publikacji: EN

Abstrakty

EN

In this paper we propose a technique for estimating the number of NoC-based MPSoCs resources (measured in FPGA LUTs) needed for realizing an arbitrary data-dominated algorithm given in the SystemC language. This technique utilizes Control Data Flow Graphs describing the functionality of the code. In order to map the cores into the target chip we use the Bottom-Left-Decreasing algorithm for solving the 2D Rectangular Strip Packing problem. We illustrate the proposed technique with a lossless audio FLAC codec.

PL

W artykule zaproponowano technikę szacowania zasobów potrzebnych do realizacji wielordzeniowych układów MPSoC opartych na sieciach wewnątrzukładowych NoC (ang. Networks on Chip) realizujących dowolny algorytm zdominowany danymi. Algorytm ten jest wyrażony za pomocą kodu w języku opisu systemu SystemC. Jako miarę powierzchni przyjęto liczbę tablic look-up-table (LUT) układów typu FPGA, do których wejściowe algorytmy zostają odwzorowywane. Proponowana technika wykorzystuje diagram przepływu danych i kontroli (ang. Control Data Flow Graph, CDFG), opisujący funkcjonalność kodu. Następnie dla węzłów tego diagramu dokonuje się prostej estymacji wymaganych zasobów w zależności od typu danego węzła i rozmiaru danych, na których węzeł przeprowadza obliczenia. Proponowana technika została zilustrowana przykładem bezstratnego kodeka FLAC. Zaprezentowane wyniki badań eksperymentalnych pokazują dokładność od 99.3% do 57%, co jest zbliżone do wyników innych zespołów badawczych, np. [2, 4]. W celu odwzorowania rdzeni do docelowego układu użyto zachłannego algorytmu Bottom-Left-Decreasing do rozwiązania dwuwymiarowego problemu pokrycia paska. Badania przeprowadzono dla różnych ograniczeń maksymalnej wysokości paska; w artykule przedstawiono wizualizacje najlepszego i najgorszego przypadku.

Słowa kluczowe

EN

resource estimation; core mapping; Control Data Flow Graph; Rectangular Strip Packing Problem; Network on Chip (NoC)

PL

szacowanie zasobów; odwzorowanie rdzeni; diagram przepływu danych i kontroli; problem pokrycia paska; sieci wewnątrzukładowe

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 7
• Strony: 784--786
• Opis fizyczny: Bibliogr. 7 poz., rys., tab.

Twórcy

autor

Dondziak P.

autor

Dziurzański P.

• Zachodniopomorski Uniwersytet Technologiczny w Szczecinie, Wydział Informatyki, ul. Żołnierska 49, 71-210 Szczecin,

Bibliografia

• [1] Bjureus P., Millberg M., Jantsch A.: FPGA Resource and Timing Estimation from Matlab Execution Traces, International Conference on Hardware Software Codesign, 2002.
• [2] Brandolese C., Fornaciari W., Salice F.: An Area Estimation Methodology for FPGA Based Design Systems at SystemC-Level, Proceedings of the 41st annual conference on Design automation, 2004.
• [3] Coalson J.: FLAC - Complete library documentation at flac.sourceforge.net, 2008.
• [4] Kulkarni D., Najjar W. A., Rinker R., Kurdahi F. J.: Compile-Time Area Estimation for LUT-Based FPGAs, ACM Transac-tion on Design Automation of Electronic Systems, Vol. 11, No 1, 2006.
• [5] Lesh N., Marks J., Mcmahon A., Mitzenmacher M.: New Heuristic and Interactive Approaches to 2D Rectangular Strip Packing, ACM Journal of Experimental Algorithmics, Vol. 10, Article No 1.2, 2005.
• [6] Murata H., Fujiyoshi K., Nakatake S., Kajitani Y.: VLSI Module Placement Based on Rectangle-Packing by the Sequence-Pair, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 15, No 12, 1996.
• [7] Celoxica, Agility Compiler Manual for version 1.3, 2006.