Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moore'a

• Autorzy: Barkalov A. , Titarenko L. , Chmielewski S.

Warianty tytułu

EN

Hardware reduction for Moore FSM implemented with CPLD

• Języki publikacji: PL

Abstrakty

PL

W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.

EN

A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.

Słowa kluczowe

PL

automat Moore'a; jednostka sterująca; układ cyfrowy; układy programowalne

EN

Moore finite-state-machine; control unit; logic circuit; programmable logic device

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 7
• Strony: 714--717
• Opis fizyczny: Bibliogr. 14 poz., rys., tab., wzory

Twórcy

autor

Barkalov A.

autor

Titarenko L.

autor

Chmielewski S.

• Uniwersytet Zielonogórski, Instytut Informatyki i Elektroniki, ul. prof. Z. Szafrana 2, 65-516 Zielona Góra,

Bibliografia

• [1] Baranov S.: Logic and System Design of Digital Systems. Tallinn: TUT Press, 2008.
• [2] Barkalov A. and Węgrzyn M.: Design of Control Units with Programmable Logic, Zielona Gora: University of Zielona Gora Press, 2006.
• [3] Barkalov A., Titarenko L.: Logic Synthesis for FSM - based Control Units. Berlin: Springer, str. 233, 2009.
• [4] Solovjev V., Klimowicz A.: Logic design of digital Systems with programmable logic devices, Moscow: Hotline - Telecom, str. 376, 2008.
• [5] Barkalov A., Barkalov A.: Design of Mealy finite-state-machines with the transformation of objects codes, International Journal of Applied Mathematics and Computer Science, nr 1, str. 151-158, 2005.
• [6] De Micheli G.: Synthesis and Optimization of Digital Circuits, N. Y.: McGraw Hill, 1994.
• [7] Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL, Gliwice: Silesian Technical University, 2004.
• [8] Barkalov A., Titarenko L., Chmielewski S.: Hardware reduction for Moore FSM implemented with CPLD, Electronics and Telecommunications Quarterly, nr 2, str. 317-333, 2009.
• [9] Chattopadhyay S.: Area Conscious State Assignment with Flip-Flop and Output Polarity Selection for Finite State Machine Synthesis: A Genetic Algorithm Approach, The Computer Journal, nr 4, str. 443-450, 2005.
• [10] Yang S.: Logic Synthesis and Optimization Benchmarks User Guide, Microelectronics Center of North Carolina, Research Triangle Park, North Carolina, 1991.
• [11] Devadas S., Ma H. K., Newton R.: Sangiovanni-Vincentelli A., State Assignment of Finite State Machines Targeting Multilevel Logic Implementations, IEEE Transactions on Computer-Aided Design, str. 1290-1300, 1988.
• [12] http://www.xilinx.com
• [13] http://www.altera.com
• [14] http://www.cypress.com