Identyfikatory
Warianty tytułu
Estimation of test metrics using a probabilistic model for measurement processes
Języki publikacji
Abstrakty
Zaproponowano szybką analityczną metodę wyznaczania miar jakości testu na etapie jego projektowania. Metoda bazuje na dwóch modelach probabilistycznych - modelu pomiaru oraz modelu odpowiedzi układu testowanego na pobudzenie sygnałem testującym. Podano przykład wyznaczenia straty uzysku spowodowanej niepewnością progu komparatora w układzie testującym wyrób elektroniczny.
In the paper a rapid model-based method of estimating indicators of test quality at the test design stage is considered. The test metrics such as yield coverage (1), yield loss (2), defect level (3) etc. are calculated with a precision of ppm (parts per million). The novelty of the approach is use for calculations a probabilistic model of the test (9), adapted from a general probabilistic model of the measurement process proposed by Rossi [2], together with a probabilistic model of the circuit under test (CUT) performances (10). It is assumed that the CUT performances follow a generalized Rayleigh distribution (Fig. 1), derived by the author [3]. An example is included to illustrate the calculation of yield loss as a function of the comparator threshold (Fig. 2) in the tester of the electronic CUT. The results are positively verified by the Monte Carlo method. A large population of instances is rapidly generated (Tab. 1) from the probabilistic model of the CUT. These data are used to compute test metrics.
Wydawca
Czasopismo
Rocznik
Tom
Strony
15--17
Opis fizyczny
Bibliogr. 4 poz., ryus., tab., wzory
Twórcy
autor
- Politechnika Gdańska, toczek@eti.pg.gda.pl
Bibliografia
- [1] Sunter S., Nagi N.: Test Metrics for Analog Parametric Faults. Materiały konferencji VLSI Test Symposium, 1999, Dana Point, CA, USA, s. 226-234.
- [2] Rossi G.B.: A probabilistic model for measurement processes. Measurement 2003, Vol. 34, s. 85-99.
- [3] Toczek W.: Probabilistic evaluation of test architectures for fully differential circuits. Materiały konferencji 16-th IMEKO TC4, 2008, Florencja, Włochy, s. 237-242.
- [4] Spence R., Soin R. S.: Tolerance design of electronic circuits. Imperial College Press, London 2002.
Typ dokumentu
Bibliografia
Identyfikator YADDA
bwmeta1.element.baztech-article-BSW4-0075-0006