Platforma przetwarzania rozproszonego bazująca na sieci NoC

• Autorzy: Łuczak A. , Kurc M. , Stępniewska M. , Wegner K.

Warianty tytułu

EN

Distributed processing platform based on NoC network

• Języki publikacji: PL

Abstrakty

PL

W artykule zaprezentowano oryginalną platformę przetwarzania rozproszonego wykorzystującą sieć NoC (Network-on-Chip) jako infrastrukturę komunikacyjną. Proponowaną platformę zrealizowano wykorzystując układy FPGA jako elementy na których zaprogramowano interesujące projektanta bloki obliczeniowe. Pokazano cechy takiego systemu oraz zalety przetwarzania rozproszonego realizowanego na wielu niezależnych fizycznie układach ASIC czy FPGA.

EN

The paper presents an original dissipated processing platform based on Network on Chip as communicative infrastructure. In the introduction the need for using dissipated processing to increase computational power of video compression systems is shown. Features of the dissipated processing system and advantages of its implementing in many physically independent FPGA or ASIC are shown. Several consecutive logical structures of the proposed system, differing in flexibility and implementation efforts, are given. In the third section a novel version of Network on Chip used as a communicative layer in the proposed platform is described. The hierarchic structure of this network and implemented communication modules are described. The proposed platform was built basing on Field Programmable Gate Array (FPGA) as elements on which computational blocks were programmed. Schematic diagram of the proposed system is shown in Fig. 1. The complete platform composed of nine boards with Field Programmable Gate Array (FPGA) is presented in Fig. 5.

Słowa kluczowe

PL

przetwarzanie rozproszone; układy programowalne; FPGA; kompresja obrazu; AVC; VC-1; sieć w układzie; sieć NoC

EN

scattered processing; FPGA; video compression; AVC; VC-1; Network on Chip (NoC); NoC network

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 690--692
• Opis fizyczny: Bibliogr. 7 poz., rys.

Twórcy

autor

Łuczak A.

autor

Kurc M.

autor

Stępniewska M.

autor

Wegner K.

• Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Politechnika Poznańska,

Bibliografia

• [1] A. Luthra, G. Sullivan, T. Wiegand (ed.): Special issue on the H.264/AVC video coding standard, IEEE Trans. Circuits Syst. Video Technology, vol. 13, pp. 557-725, July 2003.
• [2] SMPTE Standard for Television: VC-1 compressed video bitsream format and decosing process, SMPTE 421M, 2006.
• [3] P. Dang: High performance architecture of an application specific processor for the H.264 deblocking filter, IEEE Trans. Very Large Scale Integration Systems, vol. 16, pp. 1321-1334, October 2008.
• [4] J. Noseworthy, M. Leeeser: Efficient communication between the embedded processor and the reconfigurable logic on an FPGA, IEEE Trans. Very Large Scale Integration Systems, vol. 16, pp. 1083-1090, August 2008.
• [5] E. Van der Tol, E. Jasper, R. Gelderblom: Mapping of H.264decoding on a multiprocessor architecture, Proc. SPIE Conf. Video Communication, 2003, pp. 707-709.
• [6] O. Stankiewicz, K. Wegner: System telewizji stereowizyjnej z wyznaczaniem mapy głębi Przegląd telekomunikacyjny kwiecień 2008 s. 213.
• [7] T. Grajek, M. Domański: A Simple Quantitative Model of AVC/H.264 Video Coders International Conference on Computer Vision and Graphics 2008, 10-12 Listopada 2008, Warszawa.