Wielordzeniowa jednostka centralna sterownika logicznego z czasowo-deterministycznym oprogramowaniem

• Autorzy: Milik A. , Pułka A.

Warianty tytułu

EN

A PLC Multi-Core Precision Timed CPU

• Języki publikacji: PL

Abstrakty

PL

Maszyna deterministyczna czasowo, w odróżnieniu od typowej realizacji programowej pozwala na bardzo precyzyjną realizację zadania w czasie. Problem kolejności przetwarzania i dostępu do danych wspólnych, występujący we współbieżnej realizacji wielu zadań jest łatwy do opanowania. Artykuł przedstawia próbę implementacji wieloprocesorowej jednostki centralnej, wykorzystującej mechanizmy zapewniające determinizm czasowy. Obok implementacji przedstawiono również metodykę generacji wielowątkowego programu sterowania.

EN

Modern processors are optimized to execute instructions as fast as it is possible. A program is written in timeless domain. Problems of data integrity arise when facing a problem of concurrent multithread execution. The shared variables that are used by different threads must be processed in proper order, otherwise race conditions may occur, leading to incorrect results. A precision timed CPU helps to execute tasks in the precisely defined period of time. Time dependencies between properly scheduled tasks at compile time allow preserving the proper order of data processing. The proposed multi core CPU (Fig. 2) consists of 4 CPUs equipped with: local memory (MEM), time control units (TC - Fig. 3) and shared memory (SH_MEM). Time control unit allows controlling the execution time of a current task. The CPU loads to the TC required period of time and starts task execution. When the task is completed, CPU notifies TC which disables the instruction execution until passing the given period of time. The shared memory is constructed of dual port memory. It is equipped with arbitration unit with priority rotation that is able to properly split access requests. The control program is compiled to intermediate form of a directed acyclic graph (DAG - Fig. 1) which is then used to optimize the given problem and for scheduling purposes (Fig. 5).

Słowa kluczowe

PL

sterownik programowalny; Maszyna deterministyczna czasowo; FPGA; układy wieloprocesorowe

EN

PLC; Precision Timed CPU; FPGA; multiprocessor system

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 681--683
• Opis fizyczny: bibliogr. 6 poz., rys., tab., wzory

Twórcy

autor

Milik A.

autor

Pułka A.

• Instytut Elektroniki, Politechnika Śląska,

Bibliografia

• [1] S. Forbes, H. D. Patel, E. A. Lee, H. A. Andrade: An Automated Mapping of Timed Functional Specification to A Precision Timed Architecture, 12-th IEEE International Symposium on Distributed Simulation and Real Time Applications, Vancouver, October 2008.
• [2] Srinivas Devadas, Abhiji Ghosh, Kurt Keutzer: Logic Synthesis, McGraw-Hill, Inc. 1994.
• [3] B. Fort, D. Capalija, Z. G. Vranesic and S. D. Brown: A Multithreaded Soft Processor for SoPC Area Reduction, Proceedings of the 14th Annual IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM’06)-Volume 00, pages 131–142, 2006.
• [4] M. Chmiel, E. Hrynkiewicz, A. Milik: Remarks on Improving of Operation Speed of The PLCs, 16th IFAC World Congress, Prague, 4-8 July 2005.
• [5] N. Wirth: Algorytmy + Struktury Danych = Programy, WNT, Warszawa 1989.
• [6] Xilinx, Virtex-5 User Guide, Xilinx, 2007.