Minimization of Moore FSM on CPLD using PAL technology

• Autorzy: Barkalov A. A. , Titarenko L. , Chmielewski S.

Warianty tytułu

PL

Minimalizacja automatów Moore'a przy użyciu technologii typu PAL

• Języki publikacji: EN

Abstrakty

EN

Method of decreasing of the number of PAL macrocells in logic circuit in Moore FSM is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given.

PL

Wzrost zużycia zasobów sprzętowych jest jednym z aktualnych problemów w logicznych układach jednostki sterującej. Specyficzną cechą układu PAL jest duża ilość wejść makrokomórek i ilość termów na makrokomórkę. Cechą automatów Moore'a jest istnienie pseudorównoważnych stanów i regularny charakter mikrooperacji, które daje się implementować z użyciem EMB (ang. Embedded Memory Blocks). W artykule proponowana jest metoda pozwalająca zmniejszyć wykorzystanie zużycia sprzętowego bez zmniejszania wydajności systemów cyfrowych, przy użyciu wyżej wspomnianych cech. Podany również jest przykład aplikacji zaproponowanego rozwiązania.

Słowa kluczowe

EN

Moore finite-state-machine; PAL macrocells; CPLD; embedded memory block; GSA

PL

automat Moore'a; makrokomórka PAL; CPLD; wbudowany blok pamięci; GSA

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 675--677
• Opis fizyczny: Bibliogr. 14 poz., rys., tab., wzory

Twórcy

autor

Barkalov A. A.

autor

Titarenko L.

autor

Chmielewski S.

• Institute of Informatics and Electronics, University of Zielona Gora,

Bibliografia

• [1] S. Baranov: Logic Synthesis for Control Automata, Boston: Kluwer, 1994.
• [2] D. Kania; Logic Synthesis Oriented on Programmable Logic Devices of the PAL type, Gliwice: Silesian Technical University (in Polish), 2004.
• [3] G. De Micheli: Synthesis and Optimization of Digital Circuits, New York: McGraw Hill, 1994.
• [4] A. Barkalov and M. Węgrzyn: Design of Control Units with Programmable Logic, Zielona Gora: University of Zielona Gora Press, 2006.
• [5] A. Barkalov: Principles of Optimization of logical circuit of Moore FSM. Cybernetics and system analysis, No. 1, 1998, pp. 65-72 (in Russian).
• [6] V. Solovjev: Design of Digital System Using the Programmable Logic Integrated Circuits, Moscow: Hotline – Telecom (in Russian), 2001.
• [7] T. Kam, T. Villa, R. Brayton, A. Sangiovanni-Vincentelli: Synthesis of Finite State Machines: Functional Optimization, Kluwer Academic Publishers, Boston/London/Dordrecht, 1998.
• [8] T. Villa, T. Kam, R. Brayton, A. Sangiovanni-Vincentelli: Synthesis of Finite State Machines: Logic Optimization, Kluwer Academic Publishers, Boston/London/Dordrecht, 1998.
• [9] S. Devadas, H. -K. Ma, R. Newton, A. Sangiovanni-Vincentelli: State Assignment of Finite State Machines Targeting Multilevel Logic Implementations, IEEE Transactions on Computer-Aided Design, 1988, pp.1290-1300.
• [10] S. Chattopadhyay: Area Conscious State Assignment with Flip-Flop and Output Polarity Selection for Finite State Machine Synthesis, A Genetic Algorithm Approach, The Computer Journal, vol. 48, No 4, 2005, pp. 443-450.
• [11] Y. Xia and A. Almaini: Genetic algorithm based state assignment for power and area optimization, IEEP. – Comput. Dig. T., 149, 2002, pp. 128-133.
• [12] A. Barkalov, L. Titarenko, S. Chmielewski: Optimization of Moore FSM on CPLD, Computer – Aided design of Discrete Devices, Proceedings of the Sixth International conference, Minsk, vol. 2, pp. 39-45, November 2007.
• [13] A. Barkalov, L. Titarenko, S. Chmielewski: Optimization of Moore FSM on System-on-Chip, IEEE East-West Design & Test Symposium, Yerevan, Armenia, Kharkov, 2007, pp. 105-109.
• [14] S. Yang: Logic Synthesis and Optimization Benchmarks User Guide, Microelectronics Center of North Carolina, Research Triangle Park, North Carolina, 1991.