Realizacja operacji mnożenia o skróconej szerokości w układach FPGA

• Autorzy: Jamro E. , Wielgosz M. , Wiatr K.

Warianty tytułu

EN

FPGA implementation of reduce-width multiplier

• Języki publikacji: PL

Abstrakty

PL

Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.

EN

The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.

Słowa kluczowe

PL

układ mnożący; układy FPGA

EN

FPGA; fixed-width multiplier

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 669--671
• Opis fizyczny: Bibliogr. 6 poz., rys., wykr., wzory

Twórcy

autor

Jamro E.

autor

Wielgosz M.

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza,

Bibliografia

• [1] Lan-Da Van, Chih-Chyau Yang: Generalized Low-Error Area-Efficient Fixed-Width Multipliers, IEEE Transactions on Circuits and Systems, Vol. 52, No 8, pp. 1608-1619, August 2005.
• [2] Lan-Da Van, Shuenn-Shyang Wang, Wu-Shiung Feng: Design of the Lower Error Fixed-Width Multiplier and Its Application, IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 47, no 10, pp. 1112-1118, OCTOBER 2000.
• [3] Xilinx, Virtex-4 Family Overview, www.xilinx.com, DS112 (v3.0) September 28, 2007.
• [4] J. Poldre and K. Tammemae: Reconfigurable multiplier for Virtex FPGA family, Int. Workshop on Field- Programmable Logic and Applications, Glasgow, Scotland, UK, pp. 359-364, Aug. 30 - Sept. 1, 1999.
• [5] A. R. Omondi, Computer Arithmetic Systems: Algorithms, Architecture and Implementation, Prentice-Hall International, 1994.
• [6] S. Elzinga, J. Lin, V. Singhal: Design Tips for HDL Implementation of Arithmetic Functions, Xilinx Application Note XAPP215 (v1.0) June 28, 2000.