Metoda generowania równań boolowskich dla podprogramów języka VHDL

• Autorzy: Mościcki M.

Warianty tytułu

EN

Boolean equations generation method for subprograms in VHDL language

• Języki publikacji: PL

Abstrakty

PL

W artykule zaprezentowano metodę generowania równań boolowskich dla podprogramów języka VHDL. W pierwszej części artykułu zostały przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL. W części drugiej zaprezentowano metodę umożliwiającą generowanie równań boolowskich dla procedur oraz funkcji. W części trzeciej dokonano porównania działania kompilatora VHDL2Bool z innymi istniejącymi narzędziami.

EN

A method of boolean equation generation for subprograms of the VHDL language is presented int the paper. The first part of the paper presents subprograms in VHDL language: procedure and function. This part also presents problems of the boolean equation generation for procedure and function with sources written in the VHDL language. The second part presents the main method. This method consists of two phases and 11 steps. Steps 1 to 10 prepare source code for translation. The main goal of the first 10 steps is to change all variables and signals names: step 1 - order subprograms parameters, step 2 - find all subprograms names, step 3 - check formal and actual subprogram parameters, step 4 - order actual parameters, step 5 - create new return variable, step 6 - compute all variables length, step 7 - prepare subprogram source code, step 8 - compute arithmetic expressions, step 9 ? prepare local variables names, step 10 - prepare subprogram source code for boolean equations generation. Step 11 translates source code for boolean equations. There are 15 algorithms described in all steps. Each step is illustrated by an example. The method use lexical, semantic and syntactic analyser results. Steps 5,6,7,9,10 and 11 are novelty. As an example of practical application of the method some results of the boolean equations generation are shown in the third part. In the third part the comparison of the method with existing industrial compilers there is presented.

Słowa kluczowe

PL

język VHDL; podprogramy; równania boolowskie

EN

VHDL language; subprograms; Boolean equations

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 660--662
• Opis fizyczny: Bibliogr. 5 poz., wzory

Twórcy

autor

Mościcki M.

• Wydział Informatyki, Zachodniopomorski Uniwersytet Technologiczny,

Bibliografia

• [1] J. Sołdek: Miejsce układów reprogramowalnych w informatyce, Materiały I Krajowej Konferencji Naukowej. Reprogramowalne układy cyfrowe.
• [2] W. Wrona: VHDL – język opisu i projektowania układów cyfrowych, Pracowania Komputerowa Jacka Skalmierskiego, 2000.
• [3] K. Kołek: Język opisu sprzętu VHDL, Akademia Górniczo-Hutnicza, Kraków, 1999.
• [4] VHDL’93 IEEE Standard VHDL Language Reference Manual, IEEE Std 1076-1993.
• [5] S. Yalamanchili: VHDL Starters Guide, Prentice Hall, Inc., 1998.