Środowisko do symulacji błędów w układach FPGA

• Autorzy: Pisaniec K. , Gawkowski P.

Warianty tytułu

EN

Fault Injection Framework for FPGA Devices

• Języki publikacji: PL

Abstrakty

PL

Z racji znacznego stopnia integracji współczesnych układów VLSI możliwości ich diagnostyki za pomocą tradycyjnych narzędzi są bardzo ograniczone. Wstrzykiwanie błędów umożliwia kompleksowe testowanie systemów komputerowych metodą symulacyjną. W artykule przedstawiono narzędzie automatyzujące symulowanie błędów w układach FPGA. Środowisko umożliwia eksperymentalną ocenę wiarygodności układów, pozwala obserwować i zaburzać sygnały z poziomu mikroarchitektury układu czy bloku sterowania. Badany układ w trakcie testu pracuje z pełną prędkością, co pozwala zminimalizować czas testowania.

EN

The paper presents JiTO - a new fault injection framework for dependability evaluation of FPGA-based systems modeled in HDL. JiTO consists of PC/Windows application and JFIM - hardware diagnostic block designed in VHDL (Fig. 1). JFIM implements and extends IEEE1149.1-1990 (JTAG) by new mechanisms of hardware breakpoints, internal signals acquisition, support for emulation of external devices, and fault injection (Figs. 1 and 2). It is FPGA-vendor independent. The target device in HDL has to be instrumented with JFIM - highly configurable architecture enables access to any location in a target device and many types of experiments. The device under test operates at normal clock frequency, which ensures high efficiency of the testing process. The whole experiment consists of 3 phases (Fig. 3). The first one is the experiment configuration: selection of state probes, workload for device, definition of test scenario for external interfaces of the target device, workload result definition, and definition of faults. The second phase is collecting probed states of device internal signals during undisturbed, referenced workload execution. The last phase is a series of executions with faults injected (at full device clock speed) - JiTO conducts them automatically, collects selected signal states after fault injection for further analysis and automatically classifies the fault impact on the examined system. Section 5 presents preliminary results of JiTO usage with some benchmarking applications on 8051 microcontroller implementation from Oregano Systems [7] (Tab. 1 and Fig. 4).

Słowa kluczowe

PL

wiarygodność; testowanie; symulacja błędów; układy FPGA

EN

dependability; testing; fault simulation; FPGA devices

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 645--647
• Opis fizyczny: Bibliogr. 7 poz., rys., tab.

Twórcy

autor

Pisaniec K.

autor

Gawkowski P.

• Instytut Informatyki, Politechnika Warszawska,

Bibliografia

• [1] Civiera P. et al.: FPGA-based Fault Injection for Microprocessor Systems, ATS, IEEE Asian Test Symposium, 2001, pp. 304-309.
• [2] Vinter J. et al.: An overview of GOOFI framework", tech. report 05-07, Chalmers University of Tech., 2005.
• [3] Folkesson P. et al.: A Comparison of Simulation Based and Scan Chain Implemented Fault Injection, Proc. 28th Int. Symp. on Fault Tolerant Computing, IEEE Comp. Soc., June 1998, pp. 284-293.
• [4] Gil D. et al.: Fault Injection into VHDL Models: Analysis of the Error Syndrome of a Microcomputer System, 24th EUROMICRO Conference, Vol. 1, 1998, pp. 418-425.
• [5] Leveugle L.: Fault Injection in VHDL Descriptions and Emulation, Proc. of IEEE Int’l Symp. on Defect and Fault Tolerance in VLSI Systems, 2000, pp. 414-419.
• [6] Arlat J. et al.: Comparison of Physical and Software-Implemented Fault Injection Techniques, IEEE Trans. on Comp., Vol. 52, No 9, Sept. 2003, pp. 1115-1133.
• [7] 8051 IP Core - Oregano Systems, http://www.oregano.at/ip/8051.htm.