Układy arytmetyki stochastycznej i ich implementacja w strukturach FPGA

• Autorzy: Kawalec P.

Warianty tytułu

EN

Stochastic arithmetic circuits and their implementation in FPGAs

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono podstawowe układy arytmetyki stochastycznej zrealizowane w technice cyfrowej. W celu zapewnienia maksymalnej szybkości działania, syntezę układów arytmetyki stochastycznej przeprowadzono na elementach logicznych i przerzutnikach. Dla specjalizowanych układów sumatorów, subtraktorów, oraz multiplikatorów i układów potęgujących, wyznaczono dokładność przetwarzania. Przeprowadzono ich syntezę i implementację w układach FPGA, wyznaczając szybkość działania.

EN

The paper presents fundamental circuits of stochastic arithmetic realized by means of digital technology. In order to ensure the maximum operational speed, synthesis of stochastic arithmetic circuits has been performed on logical elements and triggers. Specialized stochastic adders on NOT and NAND elements (Fig.1) as well as on multiplexers (Fig. 3) both without and with randomization of the input data (Fig. 2) have been designed for disjoint events in binary random sequences. Specification of stochastic adders has been conducted in VHDL language, and their verification - in functional simulation mode (Fig. 4). The accuracy of the stochastic adder operation has been determined, whereas synthesis and implementation of these systems in FPGA structure allowed for showing the speed of stochastic adder operation with the frequency of timing exceeding 100 MHz. Similar investigations have been carried out for specialized stochastic subtractors. For independent binary random sequences, stochastic multipliers and squaring circuits (Fig. 6) have been designed, having a structure particularly useful for realization within programmable logical FPGA structures.

Słowa kluczowe

PL

arytmetyka stochastyczna; sumatory; subtraktory multiplikatory; dokładność przetwarzania; realizacja sprzętowa; układy FPGA

EN

stochastic arithmetic; adders; subtractors; multipliers; conversion accuracy; hardware implementation; FPGA devices

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 627--629
• Opis fizyczny: Bibliogr. 9 poz., rys., wzory

Twórcy

autor

Kawalec P.

• Wydział Transportu, Politechnika Warszawska,

Bibliografia

• [1] Adamski A.: Inteligentne systemy transportowe. Wydawnictwa AGH, Kraków, 2003.
• [2] Gaines B. R.: Stochastic computing systems. Advances in Information Systems Science, New York, 1969, pp. 37–172.
• [3] Kawalec P.: Badanie stochastycznych przetworników informacji i ich implementacja w programowalne struktury logiczne FPGA. Sprawozdanie z grantu JM Rektora PW, Wydział Transportu PW, Warszawa, 2001.
• [4] Nerto S., Bolognani S., Ceschia M. i in.: FPGA–based random PWM with real–time dead time compensation. Proc. IEEE PESC’03, vol. 2, 2003, pp. 15–19.
• [5] Zhang D., Li H., Foo S. Y.: A simplified FPGA implementation of neural network algorithms integrated with stochastic theory for power electronics applications. IEEE-IECON, 2005, pp. 1018–1023.
• [6] Bobrowski D.: Probabilistyka w zastosowaniach technicznych. WNT, Warszawa, 1986.
• [7] Kawalec P.: Synteza i weryfikacja wielokanałowego generatora liczb pseudolosowych zaimplementowanego w układzie FPGA. Materiały IV Krajowej Konferencji Naukowej „Reprogramowalne układy cyfrowe RUC’2001”, Szczecin, 2001, str. 291–298.
• [8] Marsaglia G.: Xorshift RNGs. Jurnal of statistical software, vol. 8, iss. 14, 2003.
• [9] Kawalec P.: Analiza probabilistyczno–czasowych przetworników informacji i ich implementacja w układach FPGA. Pomiary Automatyka Kontrola, 8 – 2008, vol. 54, Wydawnictwo PAK, Warszawa, 2008, str. 602–604.