Implementacja parametryzowanego procesora MIPS w układach reprogramowalnych

• Autorzy: Ziębiński A. , Świerc S.

Warianty tytułu

EN

The VHDL implementation of a reconfigurable MIPS processor

• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono projekt systemu wbudowanego zrealizowanego w układzie FPGA. Sercem systemu jest rdzeń procesora wzorowanego na procesorach architektury MIPS. Procesor ten został zaimplementowany w języku VHDL w taki sposób, by podczas syntezy jego lista rozkazów była ograniczona do rozkazów obecnych w pamięci programu. W efekcie wykonany procesor nie będzie posiadał logiki, która nie będzie wykorzystywana. Takie rozwiązanie pozwala zaprojektować system wbudowany, który ma mniejsze zapotrzebowanie na zasoby sprzętowe matrycy programowalnej, co dodatkowo powinno umożliwić zwiększenie szybkość jego działania.

EN

The paper presents a project of an embedded system realization on a FPGA array. The core element is a simplified MIPS processor [1, 2, 4] implemented in the VHDL in the way that its instruction set can be reduced to the set of instructions present in the program memory. After completing the processors datapath design, it is analyzed in order to determine which modules take part in execution of certain instructions. Knowing the dependencies between the instructions and the modules, it is possible to show how the processor should be built if it has to support a specific subset of instructions. Conditional synthesis is not what the common HDL languages offer [7]. Nevertheless, it was noticed that at the optimization stage of the synthesis all IF statements in which the condition value is known and it is false are omitted. This feature was used to regulate the hardware organization. Figure 3 presents how a single boolean parameter can regulate the XOR instruction support in the ALU. Initially, all parameters had to be set manually. It was error-prone. Therefore a new entity integrating the CPU and program memory was introduced. It can accept the byte-code, analyze it, and adjust the supported instruction set during the synthesis (Figs. 4 and 5). This solution yields a device that requires fewer system gates to be synthesized and has a potential to increase the maximal operational frequency.

Słowa kluczowe

PL

systemy wbudowane; FPGA; MIPS; VHDL

EN

embedded system; FPGA; MIPS; VHDL

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 594--596
• Opis fizyczny: Bibliogr. 10 poz., rys., tab.

Twórcy

autor

Ziębiński A.

autor

Świerc S.

• Politechnika Śląska w Gliwicach,

Bibliografia

• [1] David A. Patterson, John L. Hennessy: Computer Organization and Design. Morgan Kaufmann, 2005.
• [2] Dominic Sweetman: See MIPS Run second edition, Morgan Kaufmann, 2007.
• [3] Peter Marwedel: Embedded System Design. Springer, 2004.
• [4] Charles Price: MIPS IV Instruction Set Revision 3.2. MIPS Technologies, 1995.
• [5] Peter J. Ashenden: The Designer’s Guide to VHDL. Morgan Kaufmann, 2002.
• [6] James R. Larus: SPIM S20: A MIPS R2000 Simulator. Computer Sciences Department, University of Wisconsin–Madison, 1993.
• [7] M. Zwoliński: Digital System Design with VHDL, Pearson Prentice Hall, 2004.
• [8] System uruchomieniowy ZL6PLD, http://www.kamami.pl/?idplik =xilinxfpga.
• [9] Xilinx, http://www.xilinx.com/.
• [10] Adam Ziębiński, Stanisław Swierc: The VHDL implementation of reconfigurable MIPS procesor, International Conference on Man-Machine Interactions, 2009 (w druku).