Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX

• Autorzy: Dąbal P. , Pełka R.

Warianty tytułu

EN

Implementation of the ciphering algorithm Rijndael (AES) in Virtex 4FX FPGA device

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.

EN

The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.

Słowa kluczowe

PL

szyfrowanie; algorytm Rijndael; FPGA

EN

data encryption; Rijndael algorithm; FPGA

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 8
• Strony: 591--593
• Opis fizyczny: Bibliogr. 9 poz., rys., tab.

Twórcy

autor

Dąbal P.

autor

Pełka R.

• Wydział Elektroniki, Wojskowa Akademia Techniczna,

Bibliografia

• [1] J. Daemen, V. Rijmen: The Design of Rijndael, AES - The Advanced Encryption Standard, Springer-Verlag, 2002.
• [2] I. Gonzalez, F. J. Gomez-Arribas: Ciphering algorithms in MicroBlazebased embedded systems, IEE Proc. -Comput. Digit. Tech., Vol. 153, No 2, March 2006, pp. 87-92.
• [3] P. Dąbal, R. Pełka: Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze. Pomiary, Automatyka, Kontrola, Vol. 54, no 8/2008, pp. 520-522.
• [4] Xilinx Inc.: UG 081 - MicroBlaze Processor Reference Guide, January 2008. http://www.xilinx.com.
• [5] Xilinx Inc.: DS 531 - Processor Local Bus (PLB) v4.6, June 2008. http://www.xilinx.com.
• [6] Xilinx Inc.: UG 129 - PicoBlaze 8-bit Embedded Microcontroller User Guide, June 2008. http://www.xilinx.com.
• [7] K. Malbrain: A byte oriented higher-performance AES http://www.geocities.com/malbrain/aestable2_c.html.
• [8] T. Good, M. Benaissa: Very Small FPGA Application-Specific Instruction Processor for AES, IEEE Ttransactions on circuits and systems, vol. 53, no 7, July 2006.
• [9] P. Chodowiec, K. Gaj: “Very Compact FPGA Implementation of the AES Algorithm”, in Proc. LNCS’03, 2003, vol. 2779, pp. 319–333.