Synteza behawioralna sterowników rekonfigurowalnych na podstawie modelu maszyny stanowej UML

• Autorzy: Bazydło G.

Warianty tytułu

EN

Behavioural synthesis of reconfigurable controllers based on UML state machine model

• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem struktu-ralnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych. Wynikiem jest modularny opis modelowanego systemu w języku opisu sprzętu Verilog. Taka specyfikacja tekstowa może być następnie poddana symulacji i syntezie w zewnętrznych systemach.

EN

The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems [9], as well as for business modelling and other non-software, for example reactive, systems [1, 8, 10]. The UML represents a collection of the best engineering practices that have proven successful in modelling large and complex systems [14]. The current version of the language is 2.1.2 [6]. One of the UML diagrams is a state machine diagram that defines a set of concepts that can be used for modelling discrete behavior through finite state transition systems. The paper presents a new design method for reconfigurable logic controllers implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog. The UML state machine diagram is used as an initial behavioural model [5]. It is worth mentioning that state machine diagrams support various features of the modelling systems such as hierarchy and orthogonality [12]. Figure 2 shows a state machine diagram for the exemplary model of two trolleys control process (Fig. 1) [2]. The formal structured design model is based on the hierarchical network of collaborated Finite State Machines [3, 15]. The specification in Verilog can be simulated and synthesized in professional tools, e.g. Active HDL or Xilinx ISE. To verify presented method a special CAD system UML-XML2Verilog was designed. This system allows automating the translation process from UML diagrams (described in XML) to behavioural, synthesized specification in Verilog. As for future research, the use of other diagrams from UML is going to be investigated.

Słowa kluczowe

PL

UML; rekonfigurowalny sterownik; Verilog; FPGA

EN

UML; reconfigurable controller; Verilog; FPGA

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 7
• Strony: 508--510
• Opis fizyczny: Bibliogr. 16 poz., rys.

Twórcy

autor

Bazydło G.

• Uniwersytet Zielonogórski,

Bibliografia

• [1] G. Łabiak: Wykorzystanie hierarchicznego modelu współbieżnego automatu w projektowaniu sterowników cyfrowych. Oficyna Wydawnicza Uniwersytetu Zielonogórskiego, Zielona Góra, 2005.
• [2] M. Adamski, M. Chodań: Modelowanie układów sterowania dyskretnego z wykorzystaniem sieci SFC. Wydawnictwo Politechniki Zielonogórskiej, Zielona Góra, 2000.
• [3] M. Adamski: Petri Nets in ASIC Design. Applied Mathematics and Computer Science, vol. 3, WSI w Zielonej Górze, 1993.
• [4] D. Harel: Statecharts, A visual formalism for complex Systems. Science of Computer Programming, Vol. 8, 1987.
• [5] S. Wood, D. Akehurst, O. Uzenkov, W. Howells, K. McDonald-Maier: A Model Driven Development Approach to Mapping UML State Diagrams to Synthesizable VHDL. IEEE Transactions on Com-puters, vol. 57, Nr 10, 2008.
• [6] OMG: OMG Unified Modeling Language, Superstructure, V2.1.2. http://www.omg.org/spec/UML/2.1.2/Superstructure/PDF, 2007.
• [7] Adamski M.: Logic design of reconfigurable logic controllers, IEEE Second International Symposium on Industrial Embedded Systems, SIES’07, Lizbona, 2007, str. 373-376.
• [8] D. Harel, M. Politi: Modeling Reactive Systems With Statecharts: The Statemate Approach. McGraw Hill Text, 1998.
• [9] G. Booch, J. Rumbaugh, I. Jacobson: UML przewodnik użytkownika. WNT, Warszawa, 2001.
• [10] G. Bazydło, M. Adamski: Graficzna specyfikacja programów dla sterowników logicznych z wykorzystaniem języka UML, Materiały VII Krajowej Konferencji Naukowej Reprogramowalne Układy Cyfrowe 2005 – RUC’05, Szczecin, 2005.
• [11] P. Minns, I. Elliott: FSM based Digital Design using Verilog HDL, John Wiley & Sons Ltd, Chichester, Anglia, 2008.
• [12] D. Gajski, F. Vahid, S. Narayan, J. Gong: Specification and Design of Embedded Systems. PTR Prentice Hall, New Jersey, USA, 1994.
• [13] G. Bazydło: Specyfikacja behawioralna dla rekonfigurowalnych sterowników logicznych z wykorzystaniem diagramów maszyny stanowej z języka UML 2.0. Pomiary Automatyka Kontrola, 5’2007, Vol. 53, 2007.
• [14] W. Dąbrowski, A. Stasiak, M. Wolski: Modelowanie systemów informatycznych w języku UML 2.1. Wydawnictwo Naukowe PWN, Warszawa, 2007.
• [15] D. Drusinsky, D. Harel: Using Statecharts for Hardware Description and Synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 8, 1989.
• [16] G. Bazydło, M. Adamski: Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML. Czasopismo Techniczne, seria Informatyka, Politechnika Krakowska, 1-I/2008, 2008.