Minimalizacja poboru mocy wspólnego modelu automatów skończonych

• Autorzy: Salauyou V. , Grześ T.

Warianty tytułu

EN

Minimisation of power dissipation of FSM common model

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono nowy algorytm kodowania stanów wewnętrznych automatu skończonego o obniżonym poborze mocy. Zastosowano w nim wspólny model automatu klas ADE co pozwoliło to na zmniejszenie ilości przerzutników przechowujących kod stanu. Badania symulacyjne przeprowadzone z wykorzystaniem standardowych układów testowych potwierdziły skuteczność kodowania z wykorzystaniem proponowanego algorytmu w porównaniu z algorytmami JEDI oraz NOVA, jak i zawartymi we wcześniejszych pracach autorów.

EN

In this paper there is addressed the problem of power minimisation of the finite state machine (FSM). Power reduction is of great importance in design of digital systems as it can improve the speed and extend the time between recharging the batteries in mobile systems. In the common model of the FSM of class ADE (Section 2) the set A of internal states consists of three subsets: AA, AD, and AE. AA is the set of internal states of the FSM of class A, AD is the set of internal states of the FSM of class D (the output vector is identical to the next state code), and AE is the set of internal states of the FSM of class E (the input vector is identical to the next state code) [12]. The common model of the FSM of class ADE requires an additional register used for storing the input and output vector values. These registers are present in modern programmable logic devices. In Section 3 there is proposed a new algorithm of the FSM state assignment that makes use of the common model. The assigned code consists of three parts: G - input vector, Z - output vector and E - state code. G and Z are stored in the input and output registers, respectively. With this algorithm it is possible to assign codes that are shorter than those assigned with use of classical methods, and thus less power is dissipated in registers storing the current state code during every transition. The experimental results (Section 4, Tables 1 and 2) show the significant reduction (of 13 to 51%) in power dissipation compared to classic (JEDI, NOVA, column-based) and recent (sequential and iterating) algorithms.

Słowa kluczowe

PL

automat skończony; minimalizacja poboru mocy

EN

finite state machine; low power design

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2009
• Tom: R. 55, nr 7
• Strony: 491--493
• Opis fizyczny: Bibliogr. 14 poz., rys., tab., wzory

Twórcy

autor

Salauyou V.

autor

Grześ T.

• Wydział Informatyki, Politechnika Białostocka,

Bibliografia

• [1] Benini L., DeMicheli G.: State Assignment for Low Power Dissipa-tion, IEEE Journal on Solid-state Circuits, Vol. 30, No 3 (1995), pp. 259-268.
• [2] Chattopadhyay, S., Low power state assignment and flipflop selection for finite state machine synthesis: a genetic algorithmic approach, IEE Proceedings Computers & Digital Techniques, 2001, pp. 147-151.
• [3] Grześ T., Salauyou V.: Metody obliczania mocy w układach cyfrowych, „Pomiary, Automatyka, Kontrola” nr 7bis (2006), str. 101-102.
• [4] Grześ T., Salauyou V., Algorytmy kodowania stanów wewnętrznych automatu skończonego do minimalizacji poboru mocy, Zeszyty Naukowe Politechniki Białostockiej, Informatyka – Zeszyt 3, Białystok, 2008, s. 53-66.
• [5] Koegst M., Franke G., Feske K.: State Assignment for FSM Low Power Design, Proceedings of the Conference on European Design Automation, Geneva 2003, pp. 28-33.
• [6] Roy K., Prasad S. C.: Circuit Activity Based Logic Synthesis for Low Power Reliable Operations, IEEE Transactions on VLSI Systems, Vol. 1, No 4 (1993), pp. 503-513.
• [7] Salauyou V., Chyzy M.: Refined CPLD macrocell architecture for the effective FSM implementation, Proc. of the 25th EUROMICRO Conference, Milan, Italy, September 8-10, 1999, Vol. 1, pp. 102-109.
• [8] Salauyou V.: Synthesis of Sequential Circuits on Programmable Logic Devices Based on New Models of Finite State Machines, Proc. of the EUROMICRO Symposium on DIGITAL SYSTEMS DESIGN (DSD’2001), September 4-6, 2001, Warsaw, Poland, pp. 170-173.
• [9] Salauyou V.: Projektowanie układów cyfrowych na bazie PLD, Hot-Line Telekom, Moskwa 2001, 638 s.
• [10] Salauyou V., Chyzy M.: Models of the finite state machines, Proc. of the Sixth Int. Conf. on Methods and Models in Automation and Robotics (MMAR 2000), 28-31 August 2000, Miedzyzdroje, Poland, Vol. 2, pp. 909-914.
• [11] Salauyou V., Bułatowa I.: Synteza automatów skończonych klasy D na programowalnych układach logicznych, in Proc. of the Conf. Computer-Aided Design of Discrete Devices (CAD DD’01), Minsk, Białoruś 2001, Vol. 2, pp. 6-13.
• [12] Salauyou V., Klimowicz A., Synteza wspólnych modeli automatów skończonych na PLD, Konferencja Reprogramowalne Układy Cyfrowe RUC'2002, Politechnika Szczecińska, Szczecin 2002, s. 35-42.
• [13] Salauyou V., Grzes T.: FSM State Assignment Methods for Low-power Design, Proceedings of 6th International Conference on Computer Information Systems and Industrial Management Applications (CISIM’2007), IEEE Computer Society, pp. 345-348.
• [14] Yang S.: Logic Synthesis and Optimization Benchmarks User Guide: Version 3.0, Technical Report, Microelectronics Center of North Carolina, 1991, 43 p.