Optimization of Moore FSM with refined state encoding

• Autorzy: Barkalov A. A. , Titarenko L. , Chmielewski S.

Warianty tytułu

PL

Optymalizacja zasobów sprzętowych w układach cyfrowych przy użyciu automatów Moore'a

• Języki publikacji: EN

Abstrakty

EN

Method of decrease in the number of PAL macrocells in logic circuit of Moore FSM is proposed. The method is based on simultaneous application of refined state assignment and transformation of the codes of pseudoequivalent states into codes of their classes. The proposed approach permits to decrease the hardware amount without decrease of digital system performance. The results of experiments are shown.

PL

W pracy przedstawiona została metoda zmniejszania ilości makrokomórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta bazuje na wykorzystaniu wyznaczonych stanów i przekształceniu kodu klasy pseudorównoważnych stanów w odpowiedni kod danej klasy. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.

Słowa kluczowe

EN

Moore finite-state-machine; PAL macrocells; CPLD; flow-chart of algorithm

PL

automat Moore'a; PAL makrokomórka; CPLD; schemat blokowy algorytmu

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2008
• Tom: R. 54, nr 8
• Strony: 553--555
• Opis fizyczny: Bibliogr. 16 poz., rys., wzory

Twórcy

autor

Barkalov A. A.

autor

Titarenko L.

autor

Chmielewski S.

• Instytut Informatyki i Elektroniki, Uniwersytet Zielonogórski,

Bibliografia

• [1] S. Baranov, “Logic Synthesis for Control Automata”, Boston: Kluwer, 1994.
• [2] A. Barkalov and M. Węgrzyn, “Design of Control Units with Programmable Logic”, Zielona Gora: University of Zielona Gora Press, 2006.
• [3] http://www.altera.com.
• [4] http://www.xilinx.com.
• [5] D. Kania, “Logic Synthesis Oriented on Programmable Logic Devices of the PAL type”, Gliwice: Silesian Technical University (in Polish), 2004.
• [6] G. De Micheli, “Synthesis and Optimization of Digital Circuits”, New York: McGraw Hill, 1994.
• [7] S. Devadas, H.-K. Ma, R. Newton, A. Sangiovanni-Vincentelli, “State Assignment of Finite State Machines Targeting Multilevel Logic Implementations”, IEEE Transactions on Computer-Aided Design, 1988, pp.1290-1300.
• [8] T. Kam, T. Villa, R. Brayton, A. Sangiovanni-Vincentelli, “Synthesis of Finite State Machines: Functional Optimization”, Kluwer Academic Publishers, Boston/London/Dordrecht, 1998.
• [9] T. Villa, T. Kam, R. Brayton, A. Sangiovanni-Vincentelli, “Synthesis of Finite State Machines: Logic Optimization”, Kluwer Academic Publishers, Boston/London/Dordrecht, 1998.
• [10] S. Chattopadhyay, “Area Conscious State Assignment with Flip-Flop and Output Polarity Selection for Finite State Machine Synthesis”, A Genetic Algorithm Approach, The Computer Journal, vol. 48, No. 4, 2005, pp. 443-450.
• [11] Y. Xia and A. Almaini, “Genetic algorithm based state assignment for power and area optimization”, IEEP. – Comput. Dig. T., 149, 2002, pp. 128-133.
• [12] A. Barkalov, “Principles of Optimization of logical circuit of Moore FSM. Cybernetics and system analysis”, No.1, 1998, pp. 65-72 (in Russian).
• [13] V. Solovjev, “Design of Digital System Using the Programmable Logic Integrated Circuits”, Moscow: Hotline – Telecom (in Russian), 2001.
• [14] A. Barkalov, L. Titarenko, S. Chmielewski, “Optimization of Moore FSM on CPLD”, Computer – Aided design of Discrete Devices, Proceedings of the Sixth International conference, Minsk, vol. 2, pp. 39-45, November 2007.
• [15] A. Barkalov, L. Titarenko, S. Chmielewski, “Optimization of Moore FSM on System-on-Chip”, IEEE East-West Design & Test Symposium, Yerevan, Armenia, Kharkov, 2007, pp. 105-109.
• [16] S. Yang, “Logic Synthesis and Optimization Benchmarks User Guide”, Microelectronics Center of North Carolina, Research Triangle Park, North Carolina, 1991.