Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej

• Autorzy: Maslennikow O. , Ratuszniak P. , Sergiyenko A.

Warianty tytułu

EN

Rational fraction arithmetic unit IP-core generator

• Języki publikacji: PL

Abstrakty

PL

W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.

EN

In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.

Słowa kluczowe

PL

systemy czasu rzeczywistego SoC; arytmetyka ułamkowa RFA; język opisu sprzętu; VHDL; generator IP Core; układy reprogramowalne FPGA; bloki DSP

EN

system on chip; rational fraction arithmetic; VHDL; FPGA; DSP

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2008
• Tom: R. 54, nr 8
• Strony: 514--516
• Opis fizyczny: Bibliogr. 9 poz., rys., tab.,

Twórcy

autor

Maslennikow O.

autor

Ratuszniak P.

autor

Sergiyenko A.

• Wydział Elektroniki i Informatyki, Politechnika Koszalińska,

Bibliografia

• [1] C. Berthet. Going Mobile: The Next Horizon for Multi-million Gate Designs in the Semi-Conductor Industry. Proc. IEEE Conf. DAC’2002, рp. 375-378.
• [2] M. Keating, P. Bricaud. Reuse Methology Manual For System-on-a-Chip Design. Kluwer Academic Publishers, 1999.
• [3] C. Fields. Design reuse strategy for FPGAs. Xcell jornal, Xilinx, 2000, pp. 40-42.
• [4] L. Rizzatti. How to achieve design productivity increases using architectural synthesis. EDAVision Magazine - January 2002.
• [5] K. D. Underwood, K. S. Hemmert. Closing the Gap: CPU and FPGA Trends in sustained Floating Point BLAS Performance. Proc. IEEE Symp. Field Programmable Custom Computing Machines, FCCM 2004.
• [6] B. K. P. Horn. Rational Arithmetic for Minicomputers. Software – Practice and Experience, Vol. 8, 1978, pp. 171-176.
• [7] P. Kornerup, D. W. Matula. Finite-precision rational arithmetic: an arithmetic unit. IEEE Transactions on Computers, C-32, 1983, pp. 378-388.
• [8] O. Maslennikow, N. Maslennikow, P. Pawłowski, W. Khadzhynov, A. Sergiyenko. Realizacja w układach FPGA jednostek operacyjnych działających w arytmetyce ułamkowej. Materiały VI Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 2007.
• [9] O. Maslennikow, P. Ratuszniak, A. Sergiyenko. Implementation of Cholesky LLT-decomposition algorithm in FPGA-based rational fraction parallel prosessor. MIXDES 2007, Ciechocinek, Poland, June 23-27, 2007.