Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall

• Autorzy: Sułkowski G. , Twardy M. , Wiatr K.

Warianty tytułu

EN

Security rules verification mechanism supported by local cache memory for the hardware Firewall security system

• Języki publikacji: PL

Abstrakty

PL

W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.

EN

In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.

Słowa kluczowe

PL

systemy bezpieczeństwa informatycznego; układy programowalne; języki opisu sprzętu; firewall; pamięci podręczne; potokowość; przetwarzanie równoległe

EN

information security systems; programmable logic; hardware description language; firewal; packet classification algorithms; cache memory; pipelining; parallel processing

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2008
• Tom: R. 54, nr 8
• Strony: 511--513
• Opis fizyczny: Bibliogr. 8 poz., rys., tab.

Twórcy

autor

Sułkowski G.

autor

Twardy M.

autor

Wiatr K.

• ACK CYFRONET, Akademia Górniczo-Hutnicza w Krakowie,

Bibliografia

• [1] 802.3 IEEE Standard for Information technology - Telecommunications and information exchange between systems - Local and metropolitan area networks, 2002.
• [2] J. W. Lockwood, H. Song: Efficient Packet Classification for Network Intrusion Detection Rusing FPGA. International Symposium on Field-Programmable Gate Arrays (FPGA’05), Monterey, CA, Feb 20-22, 2005.
• [3] J. Loinig, J. Wolkerstorfer, A, Szekely: Packet Filtering in Gigabit Networks Using FPGAs. Austrochip 2007 - Proceedings of the 15th Austrian Workshop on Microelectronics, ISBN 978-3-902465-87-0, Oct 2007.
• [4] M. Á. Ruiz-Sánchez, E. W. Biersack, W. Dabbous: Survey and Taxonomy of IP Address Lookup Algorithms. IEEE Network, March/April 2001.
• [5] G. Sułkowski, M. Twardy, K. Wiatr: Implementacja systemu bezpie-czeństwa typu Firewall dla potrzeb sieci Ethernet w oparciu o układy reprogramowalne FPGA, Konferencja KNWS’07, Kwartalnik Pomia-ry, Automatyka i Kontrola, Warszawa, nr 5, 2007, s. 114-116.
• [6] G. Sułkowski, M. Twardy, K. Wiatr: Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpie-czeństwa typu Firewall, Konferencja: Reprogramowalne Układy Cyfrowe 2007, Kwartalnik Pomiary, Automatyka i Kontrola nr 7, s. 30-32.
• [7] G. Tripp: A parallel “String Matching Engine” for use in high speed Network intrusion detection systems. J Comput Virol (2006) 2:21–34, Springer-Verlag France 2006.
• [8] K. Wiatr: Akceleracja obliczeń w systemach wizyjnych, Wydawnic-twa Naukowo-Techniczne, Warszawa 2003.