Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich

• Autorzy: Majchrzyk M. , Borowik G. , Darakchiev R.

Warianty tytułu

EN

Address Generator Realization Using Completely-Specified Boolean Functions

• Języki publikacji: PL

Abstrakty

PL

Prezentujemy efektywną metodę syntezy w pełni określonych funkcji boolowskich charakteryzujących się dużą dysproporcją występującą na wyjściu. Opisywane funkcje zawierają jedynie mały podzbiór słów dla których wartość jest równa 1. Opracowano specjalny algorytm selekcji takich wektorów. Badania zostały wykonane na układach programowalnych FPGA Stratix firmy Altera. W porównaniu do klasycznych metod syntezy osiągnęliśmy, przy porównywalnym użyciu wbudowanych bloków pamięciowych EMB, redukcję zasobów logicznych LUT - średnio do 95%.

EN

We are proposing a cost-efficient realization scheme for completely-specified logic functions characterized by a huge disproportion. The functions described contain millions of input words but only few of them can give us information. An appropriate method of logic synthesis for identifying mentioned vectors (registered vectors) has been developed. In this method logic functions are implemented using both embedded memory blocks and LUT-based programmable logic blocks available in today's FPGAs. In comparison with the classical logic synthesis methods we have obtained extremely encouraging results: with a comparable number of EMBs, the number of logic cells has been reduced by 95%. The investigation has been implemented using Altera's Stratix devices.

Słowa kluczowe

PL

synteza logiczna; generator adresu; układy sekwencyjne; dekompozycja; FPGA; pamięci wbudowane; komórka logiczna

EN

logic synthesis; Address Generator; finite state machine; decomposition; FPGA; embedded memories; logic cell

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2008
• Tom: R. 54, nr 8
• Strony: 505--507
• Opis fizyczny: Bibliogr. 11 poz., rys., tab.

Twórcy

autor

Majchrzyk M.

autor

Borowik G.

autor

Darakchiev R.

• Instytut Telekomunikacji, Politechnika Warszawska,

Bibliografia

• [1] G. Borowik, Finite State Machines Synthesis for FPGA Structures with Embedded Memory Blocks (in Polish), PhD Dissertation, Faculty of Electronics and Information Technology, WUT, 2007.
• [2] G. Borowik, B. Falkowski and T. Luba, Cost-Efficient Synthesis for Sequential Circuits Implemented Using Embedded Memory Blocks of FPGA's, Proc. of 10th IEEE Workshop on DDECS, pp. 99-104, 2007.
• [3] R. Brayton, G. Hachtel, C. McMullen and A. Sangiovanni-Vincentelli, Logic minimization Algorithms for VLSI Synthesis, Kluwer Academic Publishers, Boston 1985.
• [4] J. A. Brzozowski and T. Luba, Decomposition of Boolean Functions Specified by Cubes, Journal of Multi-Valued Logic & Soft Computing, Old City Publishing Inc., Philadelphia 2003, Vol. 9, pp. 377-417.
• [5] J. Cong and K. Yan, Synthesis for FPGAs with embedded memory blocks, Proc. of the 2000 ACM/SIGDA 8th International Symposium on FPGAs, pp. 75-82, ACM Press NY, 2000, Monterey, California.
• [6] S. Dharmapurikar, P. Krishnamurthy, and D. E. Taylor, Longest prefix matching using Bloom filters, ACM SIGCOMM’ 03, August 25-29, 2003, Karlsruhe, Germany.
• [7] J. Ditmar, K. Torkelsson, and A. Jantsch, A reconfigurable FPGA-based content addressable memory for internet protocol characterization, Proc. FPL2000, LNCS 1896, Springer, 2000, pp. 19-28.
• [8] G. Nilsen, J. Torresen and O. Sorasen, A variable wordwidth content addressable memory for fast string matching, NorChip 2004, pp. 214-217.
• [9] K. Pagiamtzis and A. Sheikholeslami, Content-addressable memory (CAM) circuits and architectures: A tutorial and survey, IEEE Journal of Solid-State Circuits, vol. 41, no. 3, pp. 712-727, March 2006.
• [10] T. Sasao, Design methods for multiple-valued input address generators, (invited paper) International Symposium on Multiple-Valued Logic, Singapore, May 2006.
• [11] T. Sasao, M. Matsuura, An Implementation of an Address Generator Using Hash Memories, 2007 IEEE.