Optymalizacja skończonych automatów Moore'a w układach CPLD

• Autorzy: Barkalov A. A. , Titarenko L. , Chmielewski S.

Warianty tytułu

EN

Optimization of logic circuit of Moore FSM on CPLD

• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy skończonych automatów stanów z wyjściami typu Moore'a. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.

EN

Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.

Słowa kluczowe

PL

automat stanów; CPLD; wbudowany blok pamięci; algorytmiczna sieć działań

EN

FSM; CPLD; embedded memory block; flow-chart of algorithm

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 7
• Strony: 136--138
• Opis fizyczny: Bibliogr. 9 poz., rys., tab., wzory

Twórcy

autor

Barkalov A. A.

autor

Titarenko L.

autor

Chmielewski S.

• Instytut Informatyki i Elektroniki, Uniwersytet Zielonogórski,

Bibliografia

• [1] Adamski M., Barkalov A. Architectural and Sequential Synthesis of Digital Devices. - Zielona Gora: University of Zielona Gora Press, 2006, - 199 pp.
• [2] Baranov S. Logic Synthesis for Control Automata. - Boston: Kluwer Academic Publishers, 1994, - 400 pp.
• [3] Barkalov A. A. Synthesis of Control Units on PLDs. - Donetsk: DonNTU, 2002, - 262 pp (in Russian).
• [4] Barkalov A., Wegrzyn W. Design of Control Units with Programmable Logic. - Zielona Gora: University of Zielona Cora Press, 2006, - 150 pp.
• [5] De Micheli G. Synthesis and Optimization of Digital Circuits. - NY: McGraw Hill, 1994, - 541 pp.
• [6] Grushnitsky R., Mursaev A., Ugrjumov E. Development of systems on chips with programmable logic. - SPb: BHV - Petersburg, 2002, - 608 pp (in Russian).
• [7] Kania D. Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. - Gliwice: Zeszyty naukowe Politechniki Śląskiej, 2004, - 240 pp.
• [8] Maxfield C. The Design Warrior`s Guide to FPGA. - NJ: Elsevier, 2004, - 542 pp.
• [9] Solovjev V. Design of digital systems using the programmable logic integrate circuits. - Moscow: Hot line - Telecom, 2001, - 636 pp. (In Russian).