Algorytm generowania równań boolowskich dla operatorów relacji języka VHDL

• Autorzy: Mościcki M.

Warianty tytułu

EN

Boolean equations generation algorithm for relational operators in VHDL language

• Języki publikacji: PL

Abstrakty

PL

W artykule zaprezentowano sposób generowania równań boolowskich dla operacji porównania języka VHDL. W języku VHDL istnieje 6 operatorów relacji: =, /=, <, <=, >, >=, które pozwalają na stwierdzenie, czy pomiędzy operandami zachodzi określona relacja. Operandy muszą być tego samego typu, natomiast wynik jest zawsze typu BOOLEAN. W artykule zaprezentowano algorytm użyty dla wszystkich operatorów relacji. W przypadku gdy operandy są typu tablicowego algorytmy generowania równań boolowskich dla operatorów relacji są dość mocno rozbudowanie i z tego względu właśnie te algorytmy zostały szczegółowo przedstawione. Pokazano praktyczne zastosowanie opisanego algorytmu.

EN

In this paper is proposed and described a Boolean Equation generation algorithm for relational operators in VHDL language. There are 6 relational operators: =, /=, <, <=, >, >=. Relational operators, compare two operands of the same base type and return a BOOLEAN value. IEEE VHDL defines the equality (=) and inequality (/=) operators for all types. Two operands are equal if they represent the same value. For array and record types, IEEE VHDL compares corresponding elements of the operands. IEEE VHDL defines the ordering operators (<, <=, >, and >=) for all enumerated types, integer types, and one-dimensional arrays of enumeration or integer types. If the two arrays have different lengths and the shorter array matches the first part of the longer array, the shorter one is ordered before the longer. Thus, the bit vector 101 is less than 101000. Arrays are compared from left to right, regardless of their index ranges (to or downto). There are shown practical application of the algorithm.

Słowa kluczowe

PL

język VHDL; równania boolowskie; operacje porównania

EN

VHDL language; Boolean equations; relational operators

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 7
• Strony: 131--132
• Opis fizyczny: Bibliogr. 6 poz., tab., wzory

Twórcy

autor

Mościcki M.

• Wydział Informatyki, Politechnika Szczecińska,

Bibliografia

• [1] Bielecki W., Hayduke S., Drążkowski R, Liersz M., Radziewicz M., Błaszyński P.: Organizacja kompilatora do syntezy układów logicznych z syntezowalnego podzbioru języka VHDL, Materiały IV Sesji Naukowej Informatyki, INFORMA, Szczecin 1999.
• [2] Sołdek J., Miejsce układów reprogramowalnych w informatyce, Materiały I Krajowej Konferencji Naukowej. Reprogramowalne układy cyfrowe.
• [3] Wrona W., VHDL język opisu i projektowania układów cyfrowych, Wydawnictwo pracowni komputerowej Jacka Skalmierskiego, Gliwice 1998.
• [4] FPGA Express, VHDL Reference Manual, 1997.
• [5] Błaszyński P, Drążkowski R.: Organizacja analizatora semantycznego kompilatora języka VHDL do syntezy uktad6w logicznych, P., R., Materiały III krajowej konferencji naukowej RUC`2000, INFORMA, Szczecin 2000.
• [6] Błaszyński P.: Generacja i wyszukiwanie wartości semantycznych w kompilatorze języka VHDL służacym do generacji równań boolowskich, Materiały V Sesji Naukowej Informatyki, INFORMA, Szczecin 2000.