Sprzętowo wspomagana, selektywna realizacja programu w sterowniku logicznym

• Autorzy: Milik A.

Warianty tytułu

EN

Hardware Supported Selective Control Program Execution In A PLC

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia metodę selektywnej realizacji programu sterowania. W programie sterowania podzielonym na bloki realizowane są te, których argumenty uległy zmianie od ostatniego cyklu obliczeniowego. Elementem niezbędnym do selektywnej realizacji programu jest pamięć procesu z mechanizmem wykrywania różnic w jej zawartości. Powyższe zadanie może zostać zrealizowany w sposób efektywny, przy wykorzystaniu unikalnych cech układów FPGA.

EN

The paper presents method of selective control program execution by a PLC. From entire program are executed only these blocks that variables have changed since last calculation. In order to determine program blocks that require recalculation in current program loop specific hardware support is used. The memory content difference detection unit allow to determine changes in memory content since last comparison. General idea of the change detector is presented in Fig. 2. Variables that are used by program block usually are stored in various location of process image memory. In order to precisely determine execution condition change detector should watch desired regions of memory while other part should not be considered. Following approach require to equip change detector with map of watched memory regions (Fig. 3). Finally change detector units together with process memory has been implemented in an FPGA device. Two different constructions that utilize distributed RAMs and block RAMs were considered. Requireme

Słowa kluczowe

PL

FPGA; sterownik logiczny; pamięć obrazu procesu

EN

FPGA; PLC; process image memory

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 7
• Strony: 69--71
• Opis fizyczny: Bibliogr. 7 poz., rys., tab., wzory

Twórcy

autor

Milik A.

• Instytut Elektroniki, Politechnika Śląska,

Bibliografia

• [1] Aramaki N., Shimokawa Y., Kuno S., Saitoh T., Hashimoto H. 1997, „A new Architecture for High-performance Programmable Logic Controller”, Proceedings of the IECON`97 23rd International Conference on Industrial Electronics, Control and Instrumentation, IEEE part vol. 1, pp. 187-190, New York, USA.
• [2] Chmiel M. E. Hrynkiewicz, A. Milik 2005, „Concurrent operation of the processors in Bit-Byte CPU of a PLC’, Preprints of the IFAC World Congress, Prague, Czech Republic, July 3-8, 2005.
• [3] Chmiel M. E. Hrynkiewicz 2005, „Remarks on Parallel Bit-Byte CPU structures of Programmable Logic Controllers” in Design of Embedded Control Systems, Section V, 231-242, edited by: Adamski M. A., A. Karatkevich, M. Wegrzyn„ Springer Science + Business Media, Inc, 2005.
• [4] Donandt J. 1989, “Improving response time of Programmable Logic Controllers by use of a Boolean coprocessor” , IEEE Comput. Soc. Press., Washington, DC, USA, 4:167-169.
• [5] Michel G. 1990, Programmable Logic Controllers, Architecture and Applications, John Wiley & Sons, West Sussex, England.
• [6] Modicon 1990, Modicon 984 Programmable Controller - System Manual, AEG Modicon.
• [7] Xilinx 2006, Spartan 3 FPGA Familly Complete Data Sheet (DS099), 2006.