Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL

• Autorzy: Czerwiński R. , Kania D.

Warianty tytułu

EN

Logic synthesis of sequential automata implemented in CPLDs, and described in VHDL

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono problem kodowania stanów wewnętrznych automatów sekwencyjnych ukierunkowany na realizację układu w strukturze matrycowej typu PAL. Opracowano sposób uwzględniania elementów dwupoziomowej minimalizacji oraz elementów dopasowania już na etapie kodowania stanów wewnętrznych. Sporo miejsca poświęcono problemowi opisu automatu w języku opisu sprzętu VHDL pod kątem efektywnego przeprowadzenia syntezy logicznej w systemie Quartus II. Skuteczność metod kodowania i opracowanego opisu potwierdzają uzyskane wyniki eksperymentów.

EN

The paper concerns the problem of state assignment for finite state machines (FSM), targeting at PAL-based CPLDs implementations. The main feature of a PAL-based cell is a limited number of product terms (k AND-gates) that are connected to a single sum (OR-gate). Methods, that do not take into account this limited number of product terms in the process of state assignment, usually lead to multi-cell and multi-level structures. To make allowance for number of product terms the elements of two-level minimization and elements of technology mapping must be taken into account in the process of state assignment. This is possible thanks to Primary and Secondary Merging Conditions and Implicants Distribution Table. The problem of the sequential automata VHDL design is also considered. The VHDL design description of the FSM for Quartus II is proposed. Experimental results consider the efficiency of the proposed methods.

Słowa kluczowe

PL

automat sekwencyjny; kodowanie stanów; CPLD; VHDL

EN

FSM; state assignment; CPLD; VHDL

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 7
• Strony: 45--47
• Opis fizyczny: Bibliogr. 8 poz., rys.

Twórcy

autor

Czerwiński R.

autor

Kania D.

• Instytut Elektroniki, Politechnika Śląska,

Bibliografia

• [1] R. Czerwiński, D. Kania: State assignment for PAL-based CPLDs, Proceedings of Euromicro Symposium on Digital System Design, 2005, pp. 127-134.
• [2] R. Czerwiński: Kodowanie stanów automatów sekwencyjnych dla matrycowych struktur programowalnych typu PAL, rozprawa doktorska, Politechnika Śląska, Gliwice 2006.
• [3] R. Czerwiński, D. Kania, J. Kulisz: FSMs state encoding targeting at logic level minimization, Bulletin of the Polish Academy of Sciences, Vol. 54, No. 4, 2006, pp. 479-487.
• [4] T. Villa, A. Sangiovanni-Vincentelli: NOVA: State assignment for finite state machines for optimal two-level logic implementation, IEEE Trans. on Computer-Aided Design, vol. 9, pp. 905-924, 1990.
• [5] E. Sentovich, K. Singh, L. Lavagno, C. Moon, R. Murgai, A. Saldanha, H. Savoj, P. Stephan, R. Brayton, A. Sangiovanni-Vincentelli: SIS: A System for Sequential Circuit Synthesis, Electronics Research Laboratory Memorandum, UC, Berkeley, 1992.
• [6] R. Czerwiński, D. Kania: Metody kodowania stanów automatów sekwencyjnych oparte na wyborze aktywności wyjść, RUC`2003, Szczecin, 2003, ss. 9-16.
• [7] K. Skahill: VHDL for programmable logic, Addison-Wesley Publ. 1996 (tł. ”Język VHDL. Projektowanie programowalnych układów logicznych”, WNT, Warszawa, 2001).
• [8] MCNC, LGSynth`91 benchmarks, Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University, http:// www.cbl.ncsu.edu/ .