Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych

• Autorzy: Opara A. , Kania D.

Warianty tytułu

EN

Multi-output logic devices synthesis utilizing common logic blocks

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiona jest koncepcja wykorzystania wielokorzeniowych binarnych diagramów decyzyjnych (SBDD) oraz diagramów o wielu liściach (MTBDD) podczas dekompozycji funkcji logicznych. Funkcje te są poddawane dekompozycji, by można je było zaimplementować w typowych strukturach FPGA. W prezentowanym rozwiązaniu operowanie na wielu funkcjach pozwala na współdzielenie bloków związanych w dekompozycji Ashenhursta, a tym samym wymaga mniejszej ilości zasobów struktury programowalnej. Powyższa koncepcja została przedstawiona na przykładzie dekompozycji układu rd84.pla.

EN

This paper presents concept of using multi-root (shared) and multi-terminal binary decision diagrams (SBDD and MTBDD) to represent a set of boolean functions. These functions are decomposed to implement them in typical FPGA devices. Most of algorithms based on BDD operates on single function, so many common relations can not be extracted. In presented approach operating on many functions gains better utilization of programmable device's resources. As an example it is shown decomposition of rd84.pla circuit. With best author's knowledge there's no better results for this circuit published in literature.

Słowa kluczowe

PL

dekompozycja; wielokorzeniowe binarne diagramy decyzyjne (BDD); synteza programowalnych układów logicznych

EN

decomposition; shared binary decision diagrams (SBDD); programmable logic devices synthesis

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 7
• Strony: 39--41
• Opis fizyczny: Bibliogr. 9 poz., rys., tab.

Twórcy

autor

Opara A.

autor

Kania D.

• Instytut Elektroniki, Instytut Informatyki, Politechnika Śląska,

Bibliografia

• [1] S. B. Akers: Functional Testing with Binary Decision Diagrams, Materiały konferencyjne: Eighth Annual Conference on Fault-Tolerant Computing, 1978, str. 75-82.
• [2] R. E. Bryant: Graph-Based Algorithms for Boolean Function Manipulation, Materiały konferencyjne: IEEE Trans. on Computer, 1986, vol. 35, no. 8, str. 677-691.
• [3] K. Brace, R. Rudell, R. Bryant: Efficient Implementation of a BDD Package, Materiały konferencyjne: Proc. Design Automation Conference, 1990, str. 40-45.
• [4] G. De Micheli: Synthesis and Optimization of Digital Circuits. McGraw-Hill,Hightstown, NJ, 1994.
• [5] S. Minato: “Binary Decision Diagrams and Applications for VLSI CAD”, Kluwer Academic Publishers, Nov. 1996.
• [6] J. P. Roth, R. M. Karp: Minimization Over Boolean Graphs, Materiały konferencyjne: IBM J. Res. Dev., 1962, str. 227-238.
• [7] F.-M.YEH, S.-Y.KUO: Variable ordering for ordered binary decision diagrams by a divide-and-conquer approach. Materiały konferencyjne: IEE Proc.-Comput. Digit. Tech., 1997, vol. 144, no. 5, str. 261-266.
• [8] N. Vemuri, P. Kalla, R. Tessier: BDD-based Logic Synthesis for LUT-based FPGAs, Materialy konferencyjne: Transactions on Design Automation of Electronic Systems (TODAES) 2000 ACM, 2002, vol. 7, str. 501-525.
• [9] A. Opara: Wykorzystanie binarnych diagramów decyzyjnych do syntezy wielopoziomowych układów logicznych. Materiały konferencyjne: Reprogramowalne Układy Cyfrowe, Pomiary, Automatyka, Kontrola, Szczecin 2006, str.115-117.