Implementacja w układach FPGA operacji eksponenty dla liczb w standardzie IEEE-754 o podwójnej precyzji

• Autorzy: Wielgosz M. , Jamro E. , Wiatr K.

Warianty tytułu

EN

FPGA Implementation of Exponent Function for Double Precision IEEE-754 Standard

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512´64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksymacje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.

EN

This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.

Słowa kluczowe

PL

obliczanie funkcji elementarnych; przyspieszanie obliczeń, układy programowalne

EN

elementary functions computations; computing acceleration; programmable devices

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 5
• Strony: 126--128
• Opis fizyczny: Bibliogr. 10 poz., rys., tab., wzory

Twórcy

autor

Wielgosz M.

autor

Jamro E.

autor

Wiatr K.

• ACK - CYFRONET, Akademia Górniczo-Hutnicza, Kraków,

Bibliografia

• [1] Jamro E. Parameterised automated generation of convolvers implemented in FPGAs, Ph.D. Thesis, University of Mining and Metallurgy (AGH), KrakOw, Poland, June 2001.
• [2] Stanek S., Benjegerdes T., Reconfigurable Computing for High Performance Technical Computing, Scalable Computing Lab, Ames Laboratory, Ames, IA 50010.
• [3] Jeremie Detrey, Florent de Dinechin, Second Order Function Approximation Using a Single Multiplication on FPGAs, FPL 2004: Field-Programmable Logic and Applications Antwerp, 30 Aug. - 1 Sep. 2004, pp. 221-230.
• [4] Detrey J., de Dinechin F, Table-based polynomials for fast hardware function evaluation, 16th IEEE International Conference on Application- Specific Systems, Architectures, and Processors (ASAP 105), Samos, Greece, July 2005, pp. 328-333.
• [5] Oskar Mencer, Wayne Luk, Dong-U Lee, Altaf Abdul GatTar, Optimizing Hardware Function Evaluation, IEEE Transactions On Computers, Volume 54, Issue 12 (December 2005) pp. 1520 - 1531.
• [6] Doss C. C., Riley R. L., Jr., FPGA-Based Implementation of a Robust IEEE-754 Exponential Unit, 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM'04), pp. 229-238.
• [7] Bui H. T., Tahar S., Design and Synthesis of an IEEE-754 Exponential Function IEEE Canadian Conference on Electrical and Computer Engineering Shaw Conference Center, Edmonton, Alberta, Canada May 9-12 1999, pp. 450-455 vol. 1.
• [8] Tang P., Table-Driven Implementation of the Exponential Function in IEEE Floating-Point Arithmetic, ACM Transactions on Mathematical Software (TOMS), Volume 15 , Issue 2 (June 1989), pp. 144 - 157.
• [9] Detrey J., de Dinechin F., A parameterized foaling-point exponential function for FPGAs, IEEE International Conference FLIT'05, Singapore, December 2005, pp. 27-34.
• [10] Wiatr K., Jamro E. Constant Coefficient Multiplication in FPGA Structures, Proc. of the IEEE Int. Conf. Euromicro, Maastricht, The Netherlands, Sep. 5-7, 2000, Vol. I, pp. 252-259.