Generowanie równań boolowskich dla instrukcji mapowania języka VHDL

• Autorzy: Mościcki M.

Warianty tytułu

EN

Boolean Equations Generation For 'map' Instruction In VHDL Language

• Języki publikacji: PL

Abstrakty

PL

W przedstawionym opracowaniu zaprezentowany został sposób generowania równań boolowskich dla wielokrotnie powtarzających się mapowań na tą samą jednostkę. Algorytm ten opiera się na zapisie raz wygenerowanych równań dla mapowanej jednostki w odpowiednim metapliku. Dla każdej jednostki może istnieć wiele metaplików zawierających równania. Oprócz plików z równaniami tworzony jest dodatkowy plik zawierający informacje o mapowanych sygnałach jednostki. W omówionym algorytmie pełny proces generowania równań boolowskich dla takich samych argumentów odbywa się tylko raz.

EN

In this paper is proposed and discribed a Boolean Equation generation for multiple map. The algorithm is based on writing generated equations for map entity in meta file. There is a possibility of existing for one entity many meta files with equations. If map process on the same entity appears multiple, then full Boolean equations generation process is done only once.

Słowa kluczowe

PL

język VHDL; FPGA; równania boolowskie; kompilatory

EN

VHDL language; FPGA; Boolean equations; compilers

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 5
• Strony: 90--92
• Opis fizyczny: Bibliogr. 11 poz.,

Twórcy

autor

Mościcki M.

• Katedra Technik Programowania, Wydział Informatyki, Politechnika Szczecińska,

Bibliografia

• [1] Adamski M., Specyfikacja, analiza i synteza reprogramowalnych sterowników logicznych, Materiały II Krajowej Konferencji Naukowej RUC'99, Szczecin, 14-16 kwietnia 1999, s. 11-20.
• [2] Aho A. V., Sethi R., Ullman J. D., Kompilatory. Reguły, metody i narzędzia, Wydawnictwo Naukowo-Techniczne, Warszawa, 2002.
• [3] Bielecki W., Hayduke S., Drążkowski R., Liersz M., Radziewicz M, Błaszyński P.: Organizacja kompilatora do syntezy układów logicznych z syntezowalnego podzbioru języka VHDL, Materiały IV Sesji Naukowej Informatyki, INFORMA, Szczecin 1999.
• [4] Błaszyński P, Drążkowski R.: Organizacja analizatora semantycznego kompilatora języka VHDL do syntezy układów logicznych, P., R., Materiały III krajowej konferencji naukowej RUC'2000, INFORMA, Szczecin 2000.
• [5] Błaszyński P.: Generacja i wyszukiwanie wartości semantycznych w kompilatorze języka VHDL służącym do generacji równań boolowskich, Materiały V Sesji Naukowej Informatyki, INFORMA, Szczecin 2000.
• [6] FPGA Express, VHDL Reference Manual, 1997.
• [7] Perry D. L., VHDL: Programming By Example, McGraw-Hill Professional, 4th edition, May 12, 2002.
• [8] Radziewicz M.: Translacja instrukcji sekwencyjnych języka VHDL, Pomiary Automatyka Kontrola 7/2006, 54-56.
• [9] Sołdek J., Miejsce układów reprogramowalnych w informatyce, Materiały I Krajowej Konferencji Naukowej. Reprogramowalne układy cyfrowe.
• [10] Srikant Y. N., Shankar Priti, The Compiler Design Handbook: Optimizations & Machine Code Generation, CRC Press, 1st edition, September 25, 2002.
• [11] Wrona W., VHDL język opisu i projektowania układów cyfrowych, Wydawnictwo pracowni komputerowej Jacka Skalmierskiego, Gliwice 1998.