Optimization of logic circuit of Moore FSM on CPLD

• Autorzy: Barkalov A. A. , Titarenko L. , Chmielewski S.

Warianty tytułu

PL

Optymalizacja skończonych automatów Moore'a w układach CPLD

• Języki publikacji: EN

Abstrakty

EN

Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.

PL

W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.

Słowa kluczowe

EN

PAL macrocells; embedded memory block; flow-chart of algorithm; CPLD

PL

automat Moore'a; PAL makrokomórka; CPLD; wbudowany blok pamięci; schemat blokowy algorytmu

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2007
• Tom: R. 53, nr 5
• Strony: 18--20
• Opis fizyczny: Bibliogr. 13 poz., rys., tab., wzory

Twórcy

autor

Barkalov A. A.

autor

Titarenko L.

autor

Chmielewski S.

• Instytut Informatyki i Elektroniki, Uniwersytet Zielonogórski,

Bibliografia

• [1] Adamski M., Barkalov A. Architectural and Sequential Synthesis of Digital Devices. - Zielona Gora: University of Zielona Gora Press, 2006, 199 s.
• [2] Barkalov A. A. Principles of optimization of logical circuit of Moore finite-state machine. //Cybernetics and system analysis. - 1998, No 1, pp. 65-72.
• [3] Barkalov A. A. Synthesis of Control Units on PLDs - Donetsk, DonNTU, 2002 (in Russian), 262 pp.
• [4] Barkalov A. A. and Barkalov A. Design of Mealy Finite State Machines with transformation of Object Codes. International Journal of Applied Mathematics and Computer Science, Vol. 15, No. 1, pp. 151-158.
• [5] Barkalov A., Wegrzyn M. Design of Control Units with Programmable Logic. - Zielona Gora: University of Zielona Gora Press, 2006, 150 s.
• [6] Baranov S. Logic Synthesis for Control Automata. – Kluwer Academic Publishers, 1994, 232 pp.
• [7] De Micheli G. Synthesis and Optimization of Digital Circuits. McGraw Hill: NY, 1994, 541 pp.
• [8] Grushnitsky R., Mursaev A., Ugrjumov E. Development of systems on chips with programmable logic. - SPb: BHV - Petersburg, 2002 (in Russian), 608 pp.
• [9] Kania D. Efficient approach to synthesis of multioutput Boolean functions on PAL-base devices. - IEE Proc Comp. Digit. Techn., Vol. 150, No. 3, pp. I43-149.
• [10] Kania D. Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. - Zeszyty naukowe Politechniki Śląskiej, Gliwice, 2004, 240 s.
• [11] Maxfield C. The Design Warrior's Guide to FPGA. - Elsevier, NJ, 2004, 542 pp.
• [12] Solovjev V. Design of digital systems using the programmable logic integrate circuits. - Moscow: Hot line - Telecom, 2001 (in Russian), 636 pp.
• [13] Klimowicz A., Sołowjew W. Wykorzystanie wyjściowych makrokomórek układu PLD w charakterze elementów pamięci automatu skończonego. RUC, Szczecin: Politechnika Szczecińska, 2002.