Metody specyfikacji, syntezy i weryfikacji hierarchicznych diagramów stanów

• Autorzy: Łabiak G. , Karatkevich A.

Warianty tytułu

EN

The methods of specification, synthesis and verification of hierarchical state diagrams

• Konferencja: Reprogramowalne Układy Cyfrowe (18-19 maja 2006; Szczecin; Polska)
• Języki publikacji: PL

Abstrakty

PL

W referacie przedstawiono hierarchiczne diagramy stanów jako środek specyfikacji zachowania i syntezy cyfrowych sterowników dyskretnych. Szczególnie skoncentrowano się na pewnych aspektach dynamiki takiego zachowania, opisując pewne szkodliwe zjawiska występujące w zachowaniu, takie jak zakleszczenia i stany nieosiągalne. Ponadto w referacie zmieszczono sposoby ich wykrywania.

EN

The paper presents hierarchical state diagrams as means for behavior specification and synthesis of discrete digital controllers. Special attention is paid to some dynamic aspects of behavior, mainly deadlocks and unreachable states. These flaws of behavior can be formally detected by means of symbolic methods and simple algorithms of detecting them are also contained it this paper.

Słowa kluczowe

PL

metody specyfikacji; metody syntezy; metody weryfikacji; hierarchiczne diagramy stanów

EN

methods of specyfication; synthesis; verification; hierarchical state diagrams

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 7 bis
• Strony: 109--111
• Opis fizyczny: Bibliogr. 10 poz.

Twórcy

autor

Łabiak G.

autor

Karatkevich A.

• Instytut Informatyki i Elektroniki, Uniwersytet Zielonogórski,

Bibliografia

• [1] M. Adamski, Parallel Controller Implementation using standart PLD Software, w: W. R. Moore, W. Luk, (red.), FPGAs, Abingdon EE&CS Books, Abingdon, England, ss. 296-304, 1991
• [2] D. Harel, Slaiecharts A Visual Formalism for Complex Systems, Science of Computer Programming, No. 8, North-Holland, 1987, pp. 231-274
• [3] Karatkevich A., Deadlock Analysis in Statecharts, Forum on Specification & Design Languages - FDL'03, Frankfurt, Niemcy, 2003, pp. 414-424
• [4] Karatkevich A. Detection of the Unreachable States in FSM Networks, Computer Aided Design of Discrete Devices - CAD DD'2004, Minsk, Białoruś, 2004, pp. 47-54.
• [5] G. Łabiak, Wykorzystanie hierarchicznego modelu współbieżnego automatu w projektowaniu sterowników cyfrowych, praca doktorska, Politechnika Warszawska, Wydział Elektroniki i Technik Informacyjnych, Warszawa 2003
• [6] Łabiak G., From UML statecharts to FPGA - the HiCoS approach, Forum on Specification & Design Languages - FDL'03, Frankfurt, Niemcy, 2003
• [7] Łabiak G., Symbolic State Exploration of UML Statecharts for Hardware Description, w: M. A. Adamski, A. Karatkevich, M. Węgrzyn (red). Design of Embedded Control Systems, Springer, New York, USA, pp. 73-84, 2005.
• [8] Minoux M., Barkaoui K., Deadlocks and Traps in Petri Nets as Horn-Satisfability Solutions and Some Related Polynomially Solvable Problems, Discrete Applied Mathematics, № 29, 1990.
• [9] Murata T. Petri nets: properties, analysis and applications, Proceedings of IEEE 77 (1989), p. 541-580.
• [10] Węgrzyn A., Karatkevich A., Bieganowski J., Detection of Deadlocks and Traps in Petri Nets by Means of Thelen's Prime Implicant Method, Applied Mathematics and Comp. Science, Vol. 14, .№ 1, 2004, pp. 113-121