Strategie syntezy przeznaczone dla układów CPLD

• Autorzy: Kania D. , Kulisz J. , Milik A. , Czerwiński R.

Warianty tytułu

EN

Synthesis strategies dedicated for CPLDs

• Konferencja: Reprogramowalne Układy Cyfrowe (18-19 maja 2006; Szczecin; Polska)
• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono strategie syntezy opracowane dla struktur matrycowych typu PAL. Elementami tych strategii są przedstawione w poprzednich pracach oryginalne metody syntezy. W końcowej części pracy przedstawiono złożone strategie syntezy przeznaczone dla różnych układów CPLD (z/bez wyjściowych buforów trójstanowych). Strategie syntezy opracowane są pod kątem minimalizacji liczby bloków logicznych lub liczby warstw.

EN

This paper presents synthesis strategies for CPLDs. The original synthesis methods, presented in previous works, serve as the components of those strategies. The final part of the work presents the complex strategies of synthesis, aimed at the various CPLD circuits (with/without the three-state output buffers). Synthesis strategies are designed to optimize number of logical blocks or the number of levels.

Słowa kluczowe

PL

strategie syntezy; układy CPLD

EN

synthesis strategies; CPLD

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 7 bis
• Strony: 103--105
• Opis fizyczny: Bibliogr. 14 poz.

Twórcy

autor

Kania D.

autor

Kulisz J.

autor

Milik A.

autor

Czerwiński R.

• Politechnika Śląska, Gliwice,

Bibliografia

• [1] Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University, http://www.cbI.ncsu/edu/
• [2] Ciesielski M. J., Yang S., PLADE: A two-stage PLA decomposition, IEEE Trans, on Computer-Aided Design, Vol. 11, No. 8, 1992, pp. 943-954
• [3] Devadas S., Wang A. R., Newton A. R., A. Sangiovanni-Vincentelli, Boolean Decomposition of Programmable Logic Arrays, IEEE Custom Integrated Circuits Conference, May 1988, pp. 2.5.1 -2.5.5
• [4] Kania D., Two-level logic synthesis on PALs, Electronics Letters, 1999, Vol. 35, No. 11, pp. 879-880
• [5] Kania D., A technology mapping algorithm for PAL-based devices using multi-output function graphs, Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 146-153
• [6] Kania D., Realizacja układów kombinacyjnych w strukturach MACH, Kwartalnik Elektroniki i Telekomunikacji, 2001, 47, z. 1, ss. 65-74
• [7] Kania D., Logic Synthesis of Multi-Output Functions for PAL-based CPLDs, IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 429-432
• [8] Kania D., An Efficient Approach to Synthesis of Multi-Output Boolean Functions on PAL-bascd Devices, IEE Proceedings - Computer and Digital Techniques, Vol. 150, No. 3, May 2003, pp. 143-149
• [9] Kania D., Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL, Wyd. Politechniki Śląskiej, Nr 1619, 2004
• [10] Kania D., P-warstwowa synteza logiczna dedykowana dla struktur typu PAL, Kwartalnik Elektroniki i Telekomunikacji, 2004, 50, z. 1, ss. 65-86
• [11] Kania. D., Metoda wyznaczania złożoności kolumnowej przeznaczona dla struktur matrycowych. Archiwum Informatyki Teoretycznej i Stosowanej, Tom 17, z-l, 2005, pp. 65-76
• [12] D. Kania, A. Milik, J. Kulisz, Decomposition of Multiple-Output Functions for CPLDs, Proceedings of Euromicro Symposium on Digital System Design, IEEE Computer Society Press, Porto, 2005, pp. 442-449
• [13] D. Kania, J. Kulisz, A. Milik, A novel method of two-stage decomposition dedicated for PAL-based CPLDs, Proc. of Euromicro Symp. on Digital System Design, IEEE Computer Society Press, Porto, 2005, pp. 114-121
• [14] Saucier G., Sicard P., Bouchet L., Multi-level synthesis on programmable devices in the ASYL system. Euro ASIC'90, 1990, pp. 136-141