Układy arytmetyki resztowej w matrycach FPGA

• Autorzy: Tomczak T.

Warianty tytułu

EN

Residue Arithmetic Circuits in FPGA

• Konferencja: Reprogramowalne Układy Cyfrowe (18-19 maja 2006; Szczecin; Polska)
• Języki publikacji: PL

Abstrakty

PL

Przedmiotem pracy jest propozycja struktury oraz wyniki implementacji potokowych jednostek arytmetycznych realizujących funkcję mnożenia akumulacyjnego (MAC) przy wykorzystaniu arytmetyki resztowej. Przedstawione układy są konstruowane z użyciem obecnych w matrycach FPGA rodziny Spartan 2 firmy Xilinx dedykowanych kanałów szybkiej propagacji przeniesień oraz bramek umożliwiających efektywną implementację matryc mnożących. Dla zakresu dynamicznego 54 bitów zaproponowane rozwiązania charakteryzują się zwiększoną o ponad 20% częstotliwością taktowania przy podobnym obszarze w stosunku do układów opartych o klasyczną arytmetykę uzupełnieniową. Zaprezentowane rozwiązania mogą znaleźć zastosowanie w wielu aplikacjach z zakresu telekomunikacji, cyfrowej obróbki sygnałów, kryptografii oraz systemów tolerujących uszkodzenia.

EN

In this work there is presented a proposition of structure and implementation results for pipelined multiply-accumulate (MAC) residue arithmetic units. The proposed circuits are built with the use of dedicated high-speed arithmetic logic present in Xilinx Spartan 2 FPGA matrices. Compared to classical U2 implementation the residue solution works with frequency about 20% higher for systems with 54 bits dynamic range. In both cases the area requirements are similar. The presented units can be applied in telecommunication, DSP, cryptography and fault-tolerant systems.

Słowa kluczowe

PL

układy arytmetyki resztowej; matryce FPGA

EN

residue arithmetic circuits; FPGA

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 7 bis
• Strony: 92--94
• Opis fizyczny: Bibliogr. 10 poz.

Twórcy

autor

Tomczak T.

• Politechnika Wrocławska,

Bibliografia

• [1] S. J. Piestrak, Design of residue generators ami muUioperand modular adders using carry-save adders, IEEE Transactions on Computers, January 1994, str. 68-77.
• [2] Spartan-II 2.5V FPGA Family: Complete Data Sheet, Xilinx Inc., Sept. 2003.
• [3] Spartan-3 FPGA Family: Complete Data Sheet, Xilinx Inc., Feb. 2004.
• [4] VirtexTM-II Platform FPGAs: Complete Data Sheet, Xilinx Inc., Oct. 2003.
• [5] S. Elzinga, J. Lin, V. Singhal, Design Tips for HDL Implementation of Arithmetic functions, XAPP2I5 (vl.0), Xilinx Inc. 2000.
• [6] L. Maltar C. B., M. G. Franca, V. C. Alves, C. L. Amorim, Implementation of RNS addition and RNS multiplication into FPGAs, IEEE Symposium on FPGAs for Custom Computing Machines, 1998, str. 331-332.
• [7] J.-L. Beuchat, Some modular adders and multipliers for field programmable gate arrays. International Parallel and Distributed Processing Symposium (IPDPS'03), 2003.
• [8] J.-L. Beuchat, J.-M. Meuchal, Modulo M multiplication-addition: algorithms and FPGA implementation. Electronics Letters, vol. 40 nr 11, 2004, str. 654-655.
• [9] R. Venkatesan, D. Phoukas, G. A. Jullien, FPGA implementation of residue number system structures, IEEE Symposium on Circuits and Systems, 1995.
• [10] U. Meyer-Base, A. Garcia, F. Taylor, Implementation of Communications Channelize)- using FPGAs and RNS Arithmetic, Journal of VLSI Signal Processing 28, Kluwer Academic Publishers 2001, str. 115 128.