Estymacja zasobów dla bitowo-szeregowych struktur realizujących dyskretne przekształcenie Fouriera

• Autorzy: Mąka T.

Warianty tytułu

EN

Resources estimation of bit-serial architectures for discrete Fourier transform

• Konferencja: Reprogramowalne Układy Cyfrowe (18-19 maja 2006; Szczecin; Polska)
• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono propozycję sprzętowej realizacji dyskretnego przekształcenia Fouriera z wykorzystaniem przetwarzania bitowoszeregowego. W wyniku przeprowadzonej analizy współczynników przekształcenia DFT zastosowano dedykowane zespolone układy mnożące przez wartość stałą pozwalające na zmniejszenie liczby zasobów sprzętowych. Zaproponowano również technikę szacowania wielkości tych zasobów dla określonego rozmiaru przekształcenia oraz dokonano porównania uzyskanych rezultatów z wynikami implementacyjnymi w strukturze układu Spartan II XC2S200.

EN

The paper presents a bit-serial implementation aspects of discrete Fourier transform. An analysis of twiddle factors from constants and hardware resources point of view has been performed. As the result, a dedicated complex multipliers by constants were used for dimnishing needed resources. Proposed estimation technique allows to determine the number of logic blocks required to implement N-point DFT transform. The estimation results have significant level of similarity with implementation results obtained by using Spartan II XC2S200 device.

Słowa kluczowe

PL

estymacja zasobów; struktury bitowo-szeregowe; dyskretne przekształcenie Fouriera

EN

estimation resources; bit-serial architectures; discrete Fourier transform

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 7 bis
• Strony: 86--88
• Opis fizyczny: Bibliogr. 9 poz.

Twórcy

autor

Mąka T.

• Wydział Informatyki, Politechnika Szczecińska,

Bibliografia

• [1] C. Burrus, T. Parks, J. Polls, DFT/FFT and Convolution Algorithms and Implementation, John Wiley & Sons, 1985
• [2] I. S. Uzun, A. Amira, A. Bouridane, FPGA implementations of fast Fourier transfonns for real - time signal and image processing, IEE. Proceedings - Vision, Image, and Signal Processing, vol. 152, issue 3, pp. 283-296, 2005
• [3] P. Jackson, C. Chan, C. Rader, J. Scalera, M. Vai, A Systolic FFT Architecture for Real Time FPGA Systems, High Performance Embedded Computing - HPEC'04, 2004
• [4] C. Dick, Computing Multidimensional DFTs Using Xilinx FPGAs, The 8th International Conference on Signal Processing Applications and Technology, Canada, September 13-16, 1998
• [5] E. E. Fabris, G. A. Hoffmann, A. Susin, L. Carro, A bit-serial FFT processor, VII Workshop IBERCHIP, Uruguay, 2001
• [6] R. J. Andraka, Building a High Performance Bit Serial Processor in an FPGA, DesignCon'96 On- Chip System Design Conference, 1996
• [7] T. Isshiki, W. Dai, H. Kunieda, Routability Analysis of Bit-Serial Pipeline Datapaths, IEICE Trans. Fundamentals, E-80, no. 10,1997
• [8] T. Mąka, A. Tariov, Właściwości realizacji bitowo-szeregowych układów dodawania oraz mnożenia dowolnego argumentu i liczby stałej. Materiały VII Krajowej Konferencji Reprogramowalne Układy Cyfrowe - RUC 2004, s. 239-247, Szczecin, 2004
• [9] F. Dittmann, B. Kleinjohann, A. Rettberg, Efficient Bit-Serial Constant Multiplication for FPGAs, Proceedings of the 11th NASA Symposium VSLI Design, Couer d Alene, Idaho, USA, May, 2003